★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

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  H, |- b. w" a, l1 W: G9 y9 \$ I" W; V大家一起学pads!
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互相学习，取长补短！
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6 ]& j, y* i4 S4 k. T3 P2 L7 T大家对PADS软件使用有不明白的地方或有什么心得体会，
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, _) d- E1 `0 ^5 e. s* G本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
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' r+ G2 B8 z+ i3 a! A
欢迎跟贴！有问必答!
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: c# c! C8 Y# l) M# n[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]


' \/ p: L, L% t/ O7 M由于此贴已过有效期，特开新贴：
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★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
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etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
) u0 ?5 s- p  M3 `6 K如果需 ...

非常谢谢jimmy回复,
' {- Q+ D/ j9 Z6 G  S1 [
; {) H8 X0 e0 a( ~, h8 O
* f# p: J! R5 F3 b
& a0 f/ ?9 K2 w, L3 c另还有些疑问.请教.
  g) ^1 z/ X$ _1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
& l6 {- |) e' W$ @4 M2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
  [# P  O# ]6 L: }4 T9 V或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,

" E" N, ^& h. ]' `) w7 \另还有一重要问题,
' V1 T( Y. @, _$ E* [# }1 r通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
9 b3 A8 j" K0 d& @4 J( }
) C* U9 ]0 _- l- ]( l- j  N另对于双DDR,或多DDR,如何等长?

3.以前经常有听到较多数据线时,如16根时,
* u( @( o( j- a: ]& f; n4 X3 E走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
6 r- `# j. @$ }1 |3 ~$ S



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jimmy

yamazakiryuji 发表于 2014-11-15 20:52
- X: _: n" ^. T8 k5 n; T版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

取消显示标记选项即可。
3 s8 K3 d1 P0 ]& f" G7 r

# `) C8 i* Q! Y) ^! f

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。
  `9 u( W4 T3 K
解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

6 W1 r9 i+ _3 K8 }, J也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
; r$ C& `+ i/ f. C* A比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。
% ^/ n; b0 w! t3 \+ b
另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

) y( y$ O  U+ G9 X0 m" s6 X+ L想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
5 _3 P4 g9 Z7 e1 ?) V- \; i" {我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

! q# y, J1 X6 E8 r  m
' A+ h3 }- U& I4 J0 Y- a5 D4 oLn

n是你要切换的层

' z7 N, X9 ~2 E% E, Q比如你要切换到第3层，请输入：L3
& h7 I' u4 t: ^& d( l! p5 q然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
. N0 ]6 Z9 F$ U( {) C0 R初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
! ]( g" f. j; W+ o0 G这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

+ v/ e* R* |% q( f" }
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教

jimmy:

比如创建元件,丝印外框统一做在all layer
/ ]) _. x0 ]" q1 ]
2d线宽不低于5mil

TEXT等信息不添加在TOP或BOTTOM层

等等...
6 Q- \# O* _0 Q: r8 e9 F9 W
; l0 `- O9 a3 Q) H: f[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊

3 X* a5 M' ]' c9 C. I- a2 ~4 M( mjimmy:

这种修改起来很费时间。

主要跟你的走线习惯有很大的关系。
+ M8 l+ l+ q8 Y) r6 ]
7 A8 b; E7 k. E+ }; n我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.

) L$ C+ b; ]" d7 \1 P) [- w如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

% G9 y, [- J! Z& t灌铜后将之删去。
0 M$ V' X- O$ o
. j. ~9 C8 d6 }* h[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

* \1 g+ L0 k8 P9 }! I! \这种修改起来很费时间。
: L# U" V3 _% z! _! f4 W- G
( G. Q5 \" @& ?& ?主要跟你的走线习惯有很大的关系。

我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.
# R/ g  V6 {& N9 Y' w% {1 z
, a- n0 O- u4 {如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
% r* v2 U& _! M! l$ u0 L0 |5 I
- J5 V7 Q0 }, ?9 _  @( p* I, n灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
8 l% p+ |! y0 Y$ \错误如下:
! d& b4 r- j" _9 M, DMixing nets EGND CN2 1 FMI CN2 1
CN2.1 LA4.2 TP42.1 RF2.2
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
' u% x) F; F! x5 rMixing nets FMINT CF6 1 FMI RF2 1
, }% _' T7 `8 t8 w1 O# \LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
Warning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
8 I0 }/ E" g# V& I& s/ X* Q9 r因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
) w3 m, d8 l* j  h2 W还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
/ J- [# O5 W+ w3 c- @3 h这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
5 @, c  E) g+ _3 y: F2 @最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
, S) a1 P, C7 S9 d我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
, H, X  K4 n' l' Q# f/ N关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
/ t. u7 N' h* U1 h结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gate<1>for gate number#<1>   
0 C) j" I" Q& c& w/ ?1 E7 n7 q; f还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
8 n4 W7 ~/ o1 y" t- i0 j# b请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
; h, T6 |8 F) X( {: }8 Gpin discrepency    decal gatefor gate number#   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

8 V/ x7 ~' |; M8 pplease uncheck
" K& g2 t: R' x0 Dallow floating connections

tklin

对思齐:
5 }7 `1 x( _, [3 L" M, F1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!

- w, d3 C- {* K' \' m& F7 k2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
1 D2 l) H+ W! w[FMT0012] Can't open first output file
6 m1 ^, M" a1 D4 v#各位碰到过没有,帮忙啊,先谢谢拉!

斑竹救命