★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

* U: S) G) H+ s/ x" u
2 {# V5 O% e8 N: D& ^  ?6 V大家一起学pads!

% e% ^7 p$ m0 K. a& y4 z/ b互相学习，取长补短！
% [* `+ q1 a: e, q# U" H) F9 `
: ~$ @1 `8 I. M$ H2 I$ x* O大家对PADS软件使用有不明白的地方或有什么心得体会，

5 P8 N2 Q) Y) S$ ?  \5 g本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
6 v' d& O1 v' N! t; Z
( Q$ v; g: ~6 b7 E5 z0 b
: c( U# s# M4 h3 p8 K6 Q; N欢迎跟贴！有问必答!



[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]

( `& ?& s( R- c- n
由于此贴已过有效期，特开新贴：
/ V- p( Y' V4 l7 M; Z
★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
https://www.eda365.com/forum.php? ... 63&fromuid=1147

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
( U- Y9 O4 }  K8 H% Z# n一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
如果需 ...

非常谢谢jimmy回复,



另还有些疑问.请教.
& j3 s7 }# N' I" G0 C3 t1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
6 W* @; U; ?. P8 [' L2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
! N. j4 Y$ K: h2 ^' }地址线与数据线是否要求等长?
或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
, P7 [9 P4 }, a+ c) u0 ?1 C
8 M% C" y: {) b, q3 N另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

- E. E+ X# g2 C# i! A6 n一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
9 F9 h5 k% I" p  D  M7 V
7 j* n3 y$ m9 q$ z! T另对于双DDR,或多DDR,如何等长?

$ F9 E! G5 ^. ~. H' b: z3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
. u3 q; G/ {9 T0 a- M( Z

! D) f8 E) K" A: l0 ]$ h, l' R
( \2 o. X# T3 n* b. H& F
7 O6 u. X- V8 G& ^) `% T+ h

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

取消显示标记选项即可。

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

6 C6 V9 N( ~4 S- `* w0 @5 ^解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

7 a" m. a# p. e4 j5 ~4 }也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。
% \; K! \' j2 J; @
另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

; h, O, ~. h, s, b+ T/ `想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
" _  O7 q7 ~) |1 v9 V3 R; J8 }我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

/ G! o" q0 O' I" Z' R. L+ V
Ln

n是你要切换的层

比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
0 V' a8 f1 C; f# b初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
3 T# D3 K) N* Q. Y这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

7 W% b6 B! r7 p
7 t/ Z9 h$ \! G* b: F( }# |! T那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
8 o8 P( `8 [) d
0 @* G- a# \% w: [. g我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教
1 z8 N4 Z+ J. [/ y1 o: |& w# h
jimmy:
/ e5 o' B6 ~" {: P
比如创建元件,丝印外框统一做在all layer
( f5 K" E2 c) X6 h: G" O8 E8 w2 D
2d线宽不低于5mil

TEXT等信息不添加在TOP或BOTTOM层

( w0 M* C- U7 \8 l$ o等等...
  I  F4 X% w9 {! k3 e# |7 i0 ?
0 c. u3 F( \3 p: M[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊

jimmy:

这种修改起来很费时间。
4 W5 t( q- J. n4 y, X9 ^
主要跟你的走线习惯有很大的关系。
5 s3 _  z* w0 h5 b$ X
7 W5 v9 a' n. F% E- x我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
& W! p- U# q) E! h0 Q
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
7 |, D; x2 k. I) ?( I& R# ]
5 l* l: b5 V9 n, f. l! v灌铜后将之删去。
" N8 Q: U/ u5 V: z" J; k' X0 [* W! T
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

% h- C  k& Q9 Y0 [7 C2 s
  }9 g5 C: g! A/ ], m  z& b3 m这种修改起来很费时间。

6 \2 d( U( |* @$ |主要跟你的走线习惯有很大的关系。
! k5 s1 }+ `  Q' N
我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
) s' F0 W& ~1 V* K( z; I, l
- F" r) X9 u8 {% E" g4 }灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
$ _0 z; \5 {  M9 Z% g/ t错误如下:
8 x( d) @! [2 KMixing nets EGND CN2 1 FMI CN2 1
1 @# |9 N' J4 }' `. ?3 B( M4 h+ d; DCN2.1 LA4.2 TP42.1 RF2.2
5 }) q: |6 o- ?( p1 o' Y- q*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
2 C7 r$ c9 t7 E$ C3 _Mixing nets FMINT CF6 1 FMI RF2 1
LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
Warning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
" H) V) k' }, [5 \. s7 O/ u还有个“地”的问题
5 B4 T. j9 W0 ^) S手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
9 H. B2 J1 W( X: vTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
* l/ P+ g8 ?/ D* \TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
+ F! [& L! ~! E/ w- E- X0 s模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
0 D. V% A$ x  l6 j" d关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
# {  n8 v( u6 t! Z6 p0 |& h只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gate<1>for gate number#<1>   
! k! J" F/ @6 M. W/ M) ?9 z5 C& C还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
2 |6 A8 ]9 ~7 Q7 s! H( `& k6 C为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
( G0 x2 v: z5 M- Q  H; K请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

please uncheck
5 s) `9 H7 T% w4 vallow floating connections

tklin

对思齐:
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
5 G8 k) B, M% Y2 E, c% m9 K! Y5 I" creply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!

2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
7 Z9 h. v! T% |) n) wTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
& U/ b* X( E+ {' R重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
6 I* d2 b0 x$ D/ B6 b$ d- ~7 i' c[FMT0012] Can't open first output file
, }# c  E+ X+ k, E) r3 z3 S#各位碰到过没有,帮忙啊,先谢谢拉!

  N! V, ~7 D9 g( C% @! m$ c" t斑竹救命