★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

大家一起学pads!

互相学习，取长补短！
/ }" {' l) W' T
大家对PADS软件使用有不明白的地方或有什么心得体会，
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4 w! @/ h4 r( d; m5 C本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)

, v& X7 f9 b2 {0 u
. W; j& m6 k' V1 S+ g# x欢迎跟贴！有问必答!

" P) W! U; F( t8 I' s8 g& Y: ]+ u

7 Z: O6 y+ _, w2 Q$ E; N1 U[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
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. i$ P3 J4 o) v由于此贴已过有效期，特开新贴：

5 i* o- e0 @4 Z★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
https://www.eda365.com/forum.php? ... 63&fromuid=1147

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etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
4 M& R+ a" M" \( C一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
如果需 ...

非常谢谢jimmy回复,
# J5 o* z* G" W- }4 M$ f5 Q% p

3 M# q1 W8 q  A# R4 H
6 m, T8 ]- L: q. `8 c# Z3 S. d另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
; T3 a* o2 a' P5 L& ]; g4 y2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
" ]; h9 z- W$ ]0 r或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,

# K# O+ x- T6 z) K另还有一重要问题,
% Y! R/ s% q8 S通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

' l) C0 I6 }/ B, v5 z一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
+ X  N; Q, E; s+ O2 G) X  e如果频率是800M,这个时候,走等长好还是不走等长好?

另对于双DDR,或多DDR,如何等长?

7 g; H" V7 D9 l! X' @3.以前经常有听到较多数据线时,如16根时,
  Y( g3 V& u  ~; ]3 k, C) P3 ^走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
# V7 {) Q( X2 l, O2 b5 l" f
1 i( y" u+ v+ i$ g
: K- |4 W$ c$ [9 F  |  x9 D
1 @! J/ {& C- e( m
4 t- I& R& _7 U

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
2 f; W* J, H2 @0 P. v% P版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

取消显示标记选项即可。

* U) T2 @* [8 Q0 \1 m; Q  o# J

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

+ J4 q/ C' w( }解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。
, i7 q# U6 o* o7 \' J
也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
1 y; ]! d2 S, B- V" n比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。
' [8 Z5 ]# d6 ]/ x1 r. h4 |* {; R, p
另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
" {% W+ w# Z, z  A* T/ z+ G由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

1 C5 K! J. `) X2 ?6 M& f; ?Ln

n是你要切换的层

) ~1 A9 c* h+ z% h' L$ p) y' T# D比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
6 o" R/ t& p* }. c这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

; j& _+ O6 v) b- T( `1 d, t" ~) q
% _4 T. K5 |$ P0 J那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
) ]6 U0 @- x( J  m2 I
我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
1 q% P& r3 Q7 @- b. d( i4 w; A我是菜鸟，希望楼主耐心指教
% ?, ]6 E7 a) a1 N* x" K
$ w7 D" n/ R% \+ w/ P4 V# rjimmy:

比如创建元件,丝印外框统一做在all layer

2d线宽不低于5mil

TEXT等信息不添加在TOP或BOTTOM层

6 ^7 h" h4 I7 j, j2 O等等...

[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊

% [" O( {, K2 [+ z' V3 _% rjimmy:

0 o0 `9 u4 l; Z: Y" }/ T3 S2 m这种修改起来很费时间。

主要跟你的走线习惯有很大的关系。

: A5 ]: B$ a. S/ Y/ b+ P我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
) ]; G4 v; a6 C% P$ q
, b( b) O" ~3 N& p" J  W8 h灌铜后将之删去。

9 Q2 W: ]7 d9 R1 h+ ]; @1 F5 t, p[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

9 Q9 z% A$ u9 n) {这种修改起来很费时间。

主要跟你的走线习惯有很大的关系。

我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

% r/ @" n5 c' v9 v  A3 L灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
' T  y6 ?4 h1 q$ G2 P! l( }原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
错误如下:
Mixing nets EGND CN2 1 FMI CN2 1
0 M- t. [- y" u! h0 k' wCN2.1 LA4.2 TP42.1 RF2.2
) ?2 G7 O8 S# [9 X, F" E" c*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
Mixing nets FMINT CF6 1 FMI RF2 1
  W! [# C5 c6 L6 rLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
Warning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
6 I% I! n  k8 ~- b" [1 p因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
# O0 }5 T. c* P  \! y" q( H+ \. x看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
. }8 V/ H1 D  e6 Y% t模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
! n) [, D' V, p- I% D这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
: a. U4 l) l, m$ Y! ]: V最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
1 L3 F, n' s! H* w- t$ Z只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
. v; K5 c( Y9 I. X3 p+ ~pin discrepency    decal gate<1>for gate number#<1>   
0 b9 [% K( e& ~- W: b6 k5 ]' E还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
, u, ^: j, u# D( f  g% l& a  G请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
6 b$ a6 Q7 Y* W; L2 W; gpin discrepency    decal gatefor gate number#   
$ }3 w7 }* i% U还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

$ q* P% @1 u' e% c
% r! s8 t: Z$ \" O" B& Bplease uncheck
allow floating connections

tklin

对思齐:
+ a% \. D( U$ m) e1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
3 T7 e8 z' _5 J+ e0 J
2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
9 w  e9 v' l. X重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
5 [+ o0 g/ F8 `. R4 i/ p* {) G[FMT0012] Can't open first output file
4 r) |% ]: w! u  i& G#各位碰到过没有,帮忙啊,先谢谢拉!

6 I/ K7 s5 i9 A斑竹救命