★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

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$ Z6 v, t- @1 C9 p7 O4 [7 Y+ `( g大家一起学pads!
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互相学习，取长补短！
' _! ^2 x3 f6 a$ S2 @) ?" _
: ^" S; L# O! S( K: X& z大家对PADS软件使用有不明白的地方或有什么心得体会，

本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
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$ B8 u& v; Z. P+ p欢迎跟贴！有问必答!

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( b: L" P1 `, Z# h& |
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
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0 Y9 r+ W+ o5 C; i0 c/ M, n$ [由于此贴已过有效期，特开新贴：
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★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
https://www.eda365.com/forum.php? ... 63&fromuid=1147

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
9 ^1 j! n- A% b7 u& T. X一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
& G4 }5 n1 V9 `2 R/ _4 B这方面是否有详细的理论解释?
" P! Y6 C; {* W! H# z7 n6 L如果需 ...

非常谢谢jimmy回复,

" ]# g' R3 U8 u" T5 U+ }

另还有些疑问.请教.
& m' ^, |9 o# h! B4 f- y; \1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
4 _2 d0 `4 P4 ^7 G  e7 [8 m  b地址线与数据线是否要求等长?
或者是只要求成组的数据线等长?
( V  n; _: ]3 g; G+ b& L; \又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,

另还有一重要问题,
! x: ]* Q3 v1 Z! X6 R1 T+ Q* q7 W7 ?通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
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: W- y5 I7 Z: ^4 @* n1 v' H0 f  f$ O一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
9 P: w: [: h+ y6 Q( e# Y) i, w如果频率是800M,这个时候,走等长好还是不走等长好?
. h! ~7 s0 `2 Y% H1 l- j) E5 _/ B
另对于双DDR,或多DDR,如何等长?

3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
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* U# J9 Y; \! t8 F  t  C# v$ K
9 O; a# `- g8 s0 V1 o
( w  B& w, a, o" g) O' |+ c- e
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jimmy

yamazakiryuji 发表于 2014-11-15 20:52
! h6 h. P1 c& H# G* s! Z! V版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

2 B1 U6 p% @: O2 G9 H% T, W取消显示标记选项即可。


0 d' L+ z/ Y# ^- s, l6 y# p* A7 `

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。
4 i' ]3 o9 K) K- }" S
! D, Z+ D" U4 l+ N解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

2 r7 a, t6 A0 n也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。
0 }; e6 ^' a- f1 H) \  L* M
另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.
9 B! {' ^; I; |
想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
, T4 I: X# }% {" p' I& X我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

& _! C: H! F0 Q; Y3 |2 ]3 k6 D
+ g: I0 o" N* N' v- eLn
7 M- H( ~' _8 e( i* \
n是你要切换的层

9 i0 L( @7 R% a; q7 K4 h比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
6 `- S. s' h' s) M可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
7 @$ z5 w: a- I7 X/ K这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

$ A: T4 x% B1 X
5 M" a+ B8 e% k3 C# U+ Z. _那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

) K1 g0 V/ C% _! J4 T( c3 m6 e我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
' Q# S: C, o  o& n6 A我是菜鸟，希望楼主耐心指教
, K4 [+ A( L& S7 C# G0 K
4 i/ N& {* ]8 V6 v) Ljimmy:
! _7 {- w. Q- \" y( ~
) {8 \# H7 U+ J* K# j1 ?5 _3 e比如创建元件,丝印外框统一做在all layer
$ S1 z6 x0 {0 _: C  T8 i9 {# l
! t9 d3 n6 D* }# L7 {5 o: j2d线宽不低于5mil

0 `1 D9 p* J1 _5 L0 r9 N8 oTEXT等信息不添加在TOP或BOTTOM层
# v* V; m6 Y0 y
等等...
" T. c; F3 @+ N* p- l4 v& o' z( }
5 G: S& _: e9 \/ l: D# b[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
7 ?! f2 R8 r4 t: A' B: I7 ^
jimmy:

! Y7 |4 v( H! E这种修改起来很费时间。

主要跟你的走线习惯有很大的关系。

我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
' B4 f; j- x, z4 G
" g# t* O% I) i( Q6 a6 D如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
/ p2 v2 q$ y! e  Y/ q  N3 ]
. ^# E) {4 K- D( h! {' E& v灌铜后将之删去。
9 i9 x0 f) W6 ~9 C' E
, B6 l6 Y) y& w7 j# R2 `( i[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

% N7 F- V( }4 I+ Y
这种修改起来很费时间。
! t6 g3 [0 G% z/ B2 C' M
& H9 W' p% u, c- w# m' Y1 c1 d# u主要跟你的走线习惯有很大的关系。
1 W. b' U% x% J9 `8 {! I& P' g6 I
2 G- U/ A/ a; p& G. n) K我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
8 D( ~' u/ V  U, n0 Q错误如下:
- z# U3 f, ~) Y' \3 G/ kMixing nets EGND CN2 1 FMI CN2 1
5 p# t3 c3 D. F& FCN2.1 LA4.2 TP42.1 RF2.2
% L" ^. Z8 a8 T% L% B, U4 r$ U*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
Mixing nets FMINT CF6 1 FMI RF2 1
# j. Y& {5 M; }. r/ ?$ oLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
( [: G" p7 |8 \/ V( K" C% p" \: ^Warning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
0 I" h3 v" V1 X) F因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
5 k' m* T; ?7 \+ X. R! H还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
0 V4 c; S' ^* h) Q1 H$ ?: {模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
+ h  Y% E, F+ ]# a可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
2 [9 X* S7 N# @! L这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
( \( }9 v9 u) ]* T: Y3 c只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gate<1>for gate number#<1>   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
, ?; x, a+ ~. K* T' g还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

  v; l( C- Q/ L) A$ o# M
please uncheck
; W) O8 V  {5 y! d9 gallow floating connections

tklin

对思齐:
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
2 ^* d- E$ g. z# Hreply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!

2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
重新装了下电脑结果,输出网表时提示      :
' j9 A! ]$ G+ u* a! d$ ~) W/ q+ ODesign Name: D:\资料\复件 FINAL.DSN
! O* K' y3 E3 ]/ r4 F+ i[FMT0012] Can't open first output file
#各位碰到过没有,帮忙啊,先谢谢拉!
( z+ J- i  X4 u9 I, |
! U( @# Z2 Y3 I+ y4 q斑竹救命