★★★ 大家一起学PADS （一）★★★......【有问必答贴】

qisaiman

" i- p5 T/ E% u# V( e用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。
) k; X; D8 `6 q" E
$ b( E) ~3 `+ }4 |' D. [jimmy:

元件库的外框设置在丝印层，你没有打开丝印层的color ,所以不可见。
& U/ n0 g1 }4 f8 r: _# e7 l! A
把相关层的color打开就OK了

luobin123

5 Y3 ^6 U6 J& t. B问过简单的问题。。Layout中不是有自动布局和自动不线吗？
但我没找到自动布线在啦。。麻烦版主指点12.。。
& z. Q0 p4 E0 v; E: |
7 V% K  x, p" `+ b) S4 ]" V
jimmy:
' _4 I4 Y" ^8 J6 {" P4 J
/ J8 b8 N) L; P7 o: _8 S& I. A7 t在router软件里面进行。

wangsong117

封装转换问题
5 f  x9 B4 l8 J7 S2 a0 W4 z5 A. S- S用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。
& w6 u" S7 \7 I5 N
, G! ~1 ~" w0 z你封装外框所在层的颜色可能设置的是黑色,和底色一样,随意看不到~
改一下丝印层的颜色就可以看的到了吧~

qisaiman

谢谢 我试试

jimmy

原帖由 hanicesnow 于 2008-9-24 14:53 发表
2 `. o/ H! Q  F我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
  \- ~7 g% z: `( R* {/ U) h原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...

/ S/ k" ?2 B4 m' {2 U* v
; J' c( F3 l7 P5 k  N# h) y对ECO对比时还要选上UPDATE，这样就可以将PCB与原理图一一对应。

EGND网络自己删除了是你在原理图上面没有进行连接。

jimmy

- ]" Z, l* F% |" |

原帖由 hanicesnow 于 2008-9-24 14:53 发表
2 k6 M9 }" U0 a! ?; w0 ^我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
0 |# M  K* g/ p0 m6 L0 N( G; C, w原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...

7 s8 m# h3 c2 o& j# ]
) i3 d: x3 }. H9 ^在ECO对比的时候，要选上UPDATE。

9 U9 u& a! F$ J7 G7 t' @2 j5 c
EGND网络被删除是因为你在原理图没有连接此网络。

jimmy

已有QQ群：28326856

jimmy

自建封装方便管理，标准化。

jimmy

多请教高手吧
/ M3 T9 C9 ~$ s7 N# e0 V$ t
3 k1 S! P- I! h. e% z好的设计习惯不是能用文字表达得清楚的。
0 b+ [/ n+ K6 H
就像好的生活习惯一样

jimmy

原帖由 思齐 于 2008-9-26 10:59 发表
. \" X* P8 j" N( E5 h! m钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不 ...

/ T1 m$ j0 P( O; I1 k0 ~/ N8 y0 ~1 R这是盲埋孔常识。相关的资料可到群共享下载（PADS手机盲埋孔设计资料）
; G) }- N" V; N- p3 G
模拟地与数字地分开，最后在单点接地这是老生常谈的经验，相关资料可在论坛上面找到。

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
& W4 M& Y8 E" n" O0 J; J, X初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
$ ]8 b$ T- P: i这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

; |# ?4 r" i) ]5 _+ n' d+ u  o那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
8 w/ m' i  J' v
- p  q# y! w8 W: N) i我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

jimmy

原帖由 maozhiqiang 于 2008-10-22 15:02 发表
' }  P" o/ }3 \4 _Value值显示问题
8 J% _$ A9 \) S# k3 u) F最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
关键是我最开始导网表是没在后面 ...

& @( f; y3 s, O" B/ z& C用ORCAD重新生成NET，再导入进行对比，更新是可以做到的。

jimmy

原帖由 古域清流 于 2008-10-22 20:07 发表
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
- h' t, t$ ?! p6 D; O" A5 d! s还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

可以接地。画走线的时候按SHIRT+空格就可以了，TAB可以进行却换.
, I7 G% U. I( z' ~# C) e) M5 u
1 z4 j3 Q' _) t" ~# c请用默认设置。

jimmy

原帖由 maozhiqiang 于 2008-10-27 15:58 发表
求助:网表问题
重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
8 @, K) S+ c* }5 W# E6 Y[FMT0012] Can't open first output file
( q" i# m! z# T/ C8 u- V6 h- v1 D#各位碰到过没有,帮忙啊,先谢谢拉!

, h6 _3 n! A1 ~. ^! o, }8 l* o斑竹救命

请将FINAL.DSN改为FINAL.ASC

jimmy

原帖由 qisaiman 于 2008-10-27 20:33 发表
用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。13260

, ?5 D5 M5 V# Q0 {* B- ?0 f2 e' x
8 o/ W/ |+ U/ ^- s8 O" A因为转过来的封装的2D线是放在顶层丝印层，而默认的显示顶层丝印层是没有设置COLORS的，你把顶层丝印层的COLORS打开就可以看到了。