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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-9-9 11:44 编辑 " V' S0 l. Q# p6 s1 F, J0 ~+ ?' e
4 U2 j7 Q; N, @, h8 [6 C
大家一起学pads!9 s$ W. \, U5 o4 P- R

: u( |/ {, J3 G5 ^. ?互相学习,取长补短!
3 f; b2 G' U5 m, Z6 m
2 m# x2 c5 q" D# S' T5 O. H大家对PADS软件使用有不明白的地方或有什么心得体会,- T2 L1 j4 b0 s6 c# Y4 |
- o  W% N3 `7 ]( T5 u) A7 ], o
本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)
4 @$ y5 t2 U/ u0 z$ ~3 ]6 i. [
! ~* |# q4 Q  X6 U9 L
+ E+ X$ A4 Z3 c' v$ ]+ _
欢迎跟贴!有问必答!( x6 b4 d* _8 T0 y% q6 x: U2 r
  X( l2 f8 y/ n- K
* P# i% y: M5 x
# |7 C5 _1 M0 {
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
- i' `$ }- i0 x
& P. C2 K: m- Z& L
: E) @, H  x. G: l" a8 _2 O* h由于此贴已过有效期,特开新贴:8 N- Q/ H& d" K4 f+ V5 w. O

& q  `# r( F( A6 _" F' |★★★ 大家一起学PADS(二) ★★★......【有问必答贴】
% m9 a; r! L3 g: Shttps://www.eda365.com/forum.php? ... 63&fromuid=1147: V. Y) o6 t. F
5 ^6 p* q: v  s3 ~# f

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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37 ) A4 {& R. E  z5 H
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
/ {- L( @. j+ |* _这方面是否有详细的理论解释?
  D8 p% Z$ l  C0 U6 B如果需 ...
* y- i* ?3 n$ ~5 Y
非常谢谢jimmy回复,# F, d; a$ D/ J5 l) c% H# b
7 {- X( n) s7 P* i

# M9 ^/ {8 F' Y" T0 [' ?- d' [* E$ L
另还有些疑问.请教.
3 a' D( P- s6 e# l: ]5 C1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?" m( t$ y6 ~/ Z- A8 S# P- g& y
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,+ k: r4 r, c- A8 }2 ^
如DDR的数据线与控制线是否要求等长?% F/ H, {3 i. _2 t8 |3 m2 W
地址线与数据线是否要求等长?, l8 A1 R" {7 ]/ b( l# E; \
或者是只要求成组的数据线等长?
: @! M+ S1 Q: c0 k" N7 F' }1 x9 m又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
. y( _* D$ ~1 C5 l* t7 k) H5 k1 a4 ]; A' Q
另还有一重要问题,
7 R( l6 k3 K6 C. P通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?) h" A% v& t3 r2 ^6 O) y9 }

# v4 H! _; H' R" l6 Y一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
7 k, C8 O1 m0 V$ \2 W' D如果频率是800M,这个时候,走等长好还是不走等长好?9 }- V0 P( P6 U) F: t# H

; l. Y+ {/ I3 G! b$ O另对于双DDR,或多DDR,如何等长?$ N6 `- y& B$ h+ E

2 c0 t7 q' q5 h: @- U6 D# ]! Y3.以前经常有听到较多数据线时,如16根时,4 \! R4 k, ?- E+ G3 d( J( j8 v' r
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?. l' Q; v* P4 T0 K* Y) ]- ?1 j0 }7 w
# Z- {1 q) j; M( {3 [
+ ?5 {8 Z1 @! ~  F, k, A

0 a; d! I# m# y' K' C) e% p* j% b

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52
. T: H3 p; w+ E; x+ E版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...

5 b+ c8 {6 R% Q# H4 w& E: z$ {取消显示标记选项即可。& [) _" ?" \7 W

* M/ y& s' B& A$ O" R9 e* ~, P2 f0 ]6 Y; b

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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
+ t1 |/ S3 l7 \( w' t* k0 Z% @% {
/ W( g0 c  U/ [8 g. V( \解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。2 o) D2 }1 V, ]' F. s1 B! _
: B3 a; d4 v3 j% f7 I- G
也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:588 {) Q$ c9 r+ ~; U/ j8 z# |
比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...

- }, V; t6 S1 O' }中间的散热焊盘只做一个大的就行了。
& f+ z. n, ~% Q* }" _" D2 z8 y7 w* V+ ~: l" S# p
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.
/ [3 `# p$ ~) j1 t* d& b% n+ m2 i6 H
想加多少就加多少。可以比推荐的多加几个。

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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?
' a% D  R. J1 B7 Z, w8 s: K我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表 3 M* }. Y& }# @& c6 _6 }
由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊

9 d! \1 y2 H4 d) J, v
/ q  Y7 W3 T9 {0 d, _# e* eLn' W# ?6 c# q8 e! z* ^6 w
- P$ Z6 L; q' n6 C
n是你要切换的层" H* {7 y# n* b$ [5 o0 F/ x

4 p  ]5 h* W5 f) P' w比如你要切换到第3层,请输入:L3
  o- C( M7 `" x* |# ]然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表
! C& U6 j4 O3 D" g' S8 y8 ^# u初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!" N5 F0 y, x6 ?/ u- R* L8 O
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
( l4 H* l: m+ t/ |4 j% N; {( x. O这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...
$ Y# m3 G) I, x9 c$ r

3 W5 b6 J. r9 C' U那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。
+ h1 ~( q; D& W% Z$ B: q5 D% t+ D  G$ k
我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?
9 ~$ N0 `- t+ d  X' W我是菜鸟,希望楼主耐心指教
& n7 ^# z2 ?. I$ ~* o8 a! _
; N% G+ u% t% e2 a% l; b# ?8 rjimmy:
& g* W8 R  _0 C% v1 g! E) w% x& R
3 E( p3 _# e; s) b! b比如创建元件,丝印外框统一做在all layer
" U+ m/ @. i+ ^  C% }+ p" o. J" c8 g3 Z8 s" N9 i0 h5 o7 G
2d线宽不低于5mil
# q2 O  B/ A+ M; B2 [8 A2 L6 |+ v
  e* ~5 u' }& N5 _9 @" I( L3 bTEXT等信息不添加在TOP或BOTTOM层" H6 p. ^  v9 x5 \
+ Q: T; M% J+ `- u: T8 l6 S7 h6 g5 c
等等...
, O8 i* S% u8 o# I* h  m, n

* c- }9 L- c# p! x$ t[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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11#
发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊7 q/ [% f. `- f

9 i; b. G- O3 B. s, x5 ]jimmy:$ a5 X: H2 d0 d

& O  O* _5 T2 {( o这种修改起来很费时间。
: v' n7 p1 D/ y$ r: k& ~6 Q: {
/ L" r) u  t! k. L0 x9 b6 \0 l$ p主要跟你的走线习惯有很大的关系。
) J% ]. d" O2 @
5 b2 ~6 r# _, s$ {# t. K我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.% @  ~& b+ X1 J

& t. I5 W1 T7 W8 q; Z如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
1 R/ B" b4 m0 z+ u" m4 _
# ]: U/ a  P( b: z  D9 j5 `' o灌铜后将之删去。
! |/ }. k1 y+ X) A# |+ U
7 p0 h$ K5 O# j$ O- y' n
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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12#
 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑
8 [$ o: B4 e6 A% O$ B( v+ G4 l8 Y2 L  `
这种修改起来很费时间。* d5 T" t$ F3 K2 A% ^; B

5 p. \7 Q& F# E5 G1 R% D) S主要跟你的走线习惯有很大的关系。
: v( q4 Y0 ?6 z; M/ d5 R* P. P
& U4 C/ Y1 J& Y' ~7 N我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.. o1 e7 \. G/ v6 ]5 Q; y

# |9 Y3 f, @. B: K; S+ ^如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,8 ?/ ~( J8 i" x

# e* a# q6 P0 R8 q灌铜后将之删去。

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13#
发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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14#
发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,+ @- q9 c9 t7 C4 d
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?6 ], i" Q% [) {  v) U
错误如下:
8 B! `, f& \! T0 m. H! _; n5 ^Mixing nets EGND CN2 1 FMI CN2 1
- m% p5 o6 m/ n. F5 b' K1 \CN2.1 LA4.2 TP42.1 RF2.2- W! a9 ^+ t- U0 R+ u5 L  F
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND3 d! x& e2 {( R! x3 ?" @" U- S
Mixing nets FMINT CF6 1 FMI RF2 1
$ A# f& t/ D/ U3 w" T; n0 BLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
  T& r+ ]1 c6 P8 ^2 Y7 |Warning: deleting signal EGND
! I; M! _+ T% I. i: m2 l**INPUT WARNINGS FOUND**

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15#
发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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16#
发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。* }: @) O7 H1 m) Q! T7 }' P
因为我平时工作中都是直接用PCB图直接保存封装。

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17#
发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题
- ^- H# P  v# P% P" [. Q0 Y: T看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?/ {  X, e5 b! ?6 N- c7 m
还有个“地”的问题
/ w: P1 o4 t* S- m: v手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:4 H& m# G5 F: ]8 G& w" b+ V' e
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom8 _) h' U" D' k: G' T8 F
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
5 p) q: M# {5 A7 F模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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18#
发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!' Q7 x/ |+ {" _- V. F
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接0 |& _; Q+ X5 T5 x+ v
这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 82)

怎么回事.JPG

点评

关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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19#
发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题) ]& d& A6 e, h; E4 t2 r) P
最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,
9 ~' _2 X/ i- C# o" r& |. m4 w. Y我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;
! g" ~5 l0 `" S9 U4 }关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下," W$ L0 L  T$ h- T' ~' o1 ~- V
结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时
4 ?9 i- k& j3 d& W6 {5 z9 M只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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20#
发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:
! Q; T  i3 d4 I6 \2 @/ y8 ^' A0 \pin discrepency    decal gate<1>for gate number#<1>   " m2 r2 Q. U% T& t* `- }
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
0 a& k0 K3 {- @3 N4 r+ t& q为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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21#
发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表 5 g8 j: T' _+ G4 _- Z
请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:
" E' C' i2 |/ a8 q% I. K6 M; @& kpin discrepency    decal gatefor gate number#   : f$ A/ i  a/ m1 t: i( y
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...
( r4 [  H! U5 a: J! U$ ]2 d" k

" ?; i; Y: b0 B" d- {" }please uncheck/ ~% y, i9 }! `' W/ O
allow floating connections

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22#
发表于 2008-10-23 01:17 | 只看该作者
对思齐:
4 H6 J5 h+ h& h& b- [; _1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?
7 M( P' ]9 K' C4 \2 ?. v3 {8 xreply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!! m5 O  `$ C) v; z* v$ M# p8 Q
/ D7 E7 d& z* M
2.
8 l. L( W# ], }4 c8 ?手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
- @+ k; l. `: J$ j3 ~7 L5 }TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?
" f3 K3 W* D' w' D) G) O. I. Breply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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23#
发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题
3 T( O, [1 q* _9 A  }. l重新装了下电脑结果,输出网表时提示      : ' U4 [8 `% P) j; z; K9 P+ M
Design Name: D:\资料\复件 FINAL.DSN
+ h3 \' r$ S9 E+ s( M5 u3 }, c[FMT0012] Can't open first output file
* J  |2 J, E0 T% [& e1 X9 b' j8 D#各位碰到过没有,帮忙啊,先谢谢拉!$ ^, q( L4 k1 V% B# j, p
+ x6 L& ]3 N& q4 h  V
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