★★★ 大家一起学PADS （一）★★★......【有问必答贴】

Audio_diy

LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
* w! m+ F2 |$ t2 A! f每次按照买的<<ADS 2005电路设计入门与应用>>建立元件库,但点击Check Part 自检时,报错.请指教!!

青虫

creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

zltwin

由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

jimmy

原帖由 suguanhai 于 2008-11-26 22:17 发表
请教下楼主,这个PCB应怎样布局才好?新手不知如何下手

4 J; u; p& U" J, E! ~' [3 N: v
1，先放固定件，如按键，输出输入插座，显示屏插座
  x/ N2 G* t9 F: _" e, U; ^2，模块化布局。将与各接插件有连接关系的IC和相关元件靠近各接插件摆放
& P. R: f" p  a9 x1 ~. @3，将主芯片，RAM根据电路连接关系（性能的重要性），比如居中摆放或是靠近相关的电路模块

jimmy

原帖由 yzl624358 于 2008-11-26 22:31 发表
5 `  G* G: y- Nqq群加不进去！

人已满，请加入分群。

jimmy

原帖由 suguanhai 于 2008-11-26 22:38 发表
9 Y3 J4 x) P0 W# z  S8 N% w' f1 y# [. z拒绝加入呀

- G9 _8 F: \/ ]; {* V9 d主群已满，请加分群

jimmy

原帖由 Audio_diy 于 2008-11-30 14:06 发表
* H9 [& I  n" G LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
3 h' X' h+ H* R+ d每次按照买的建立元件库,但点击Check Part 自检时,报错.请指教!!

& a1 a: T( p5 j, F/ g$ E. \2 [0 V! b请将报错信息发上来

jimmy

原帖由 青虫 于 2008-12-2 17:55 发表
! P; L, i' \0 L' E7 mcreat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

两者不同。
0 p! Q2 f/ [4 a6 _5 c& b8 z% |
creat like union主要是用来布局时使用。比如有些成熟的模块化电路为了避免layout者将重要元件放到其他模块电路去，
硬件工程师或资深的PCB工程师会将这部份成熟电路做成union,这样子可以避免新手布局犯一些常规的错误。提高布局效率和时间。

! h( L; @- G. l" ymake like reuse主要是复用，比如有些RF电路是成熟，稳定，其他机型可以完全复用此电路布局和布线。所以常用成熟电路的布局布线做成reuse,方便下次复用。
/ K) i5 N, Q8 x; r* t# G

( x- U: G  k( j/ O1 @, p! O两者主要的不同点是：union主要针对新机型的布局，reuse主要是针对类似的机型借用以前的布局。
% [1 t* X) F* s4 N+ k, [
# p4 O8 |4 A5 Q# L# f" Q9 L如果是新机型，以前没有同样的电路，相同的布局布线，make like reuse就没有必要了。

jimmy

原帖由 beauty201 于 2008-12-3 17:54 发表
请问版主的28326856群为什么拒绝加入新成员呢

9 F! }1 ~: D  {& P人员已满，请加入分群。

jimmy

原帖由 zltwin 于 2008-12-4 15:38 发表
由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

$ z3 F' Q0 L& e0 g7 \5 A6 o9 D( S
% H1 C% h$ y4 {1 [4 GLn
5 i9 ]- C2 V3 c
n是你要切换的层

' F! D8 T  S8 x6 o- a  x6 Y" ]* ^比如你要切换到第3层，请输入：L3
" O7 R2 S5 I' J5 s; F. @9 ^3 k3 V/ C然后回车

zangyongchang

原帖由 loveineda 于 2008-10-10 13:18 发表
. g, \" }! d- H4 V4 n初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
5 m' J" k' q5 i6 S' R0 {. h可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

, F7 r% v0 x+ `8 i我仔细看了一下发现，两个元件不在一个层，电容在底层BOTTOM。IC在TOP顶层

zangyongchang

那不是错，是正常的！

zltwin

由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊