捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
https://www.eda365.com/thread-1183-1-1.html
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$ A: _& b" v8 _2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
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花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
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6 D) o! T. z2 r( j# L大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。

但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
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[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

Allen

现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
2 I- D8 {9 p/ z3 y6 j8 mLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多新人刚注册就抱怨有些文件不能下载，其实就算能下载，全世界所有论坛都给你下载，资料多得把我们的硬盘都塞满了，又能怎么样呢？感觉很多人都有一个心理误区，就是好像自己下载的资料越多，心里就越充实，让人想起一些没文化的爆发户，家里书架却堆满了毛泽东选集和邓小平理论，却从来不会去看一眼。是时候静下心来好好学习了，我们论坛藏经阁里的书，任何一本能从头至尾学习完，都可能成为高手，不要让我们上网的过程成为搜集资料的过程，让我们都把宝贵的时间花在学习上，勤学好问，我想大家都能成为高手。
本帖将置顶一个月！

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表

楼主是非常有心的人，在这方面给了我们很好的借鉴。
2 s+ o" E8 Q* Q3 u% v# S7 X$ p3 c但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
* h3 k4 E0 @1 t% ~- c' s" D1 F8 _铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。

6 o. y- [  L, H# K6 R( y6 n) b8 I3 x所以不是不能完成的任务，只是你做了没有的。
其次就性能来讲，哪个性能更好，这个没有争议吧。

等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。
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8 h! |$ m; |9 Q- @6 ]4 p* v/ S; q[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）
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; V; C% g: ]- a* E8 \; P1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
$ X9 C) `2 ^( O: B3 f6 y9 S) l5 R
% ^6 S3 {+ n- Y& }8 k7 ~
" p$ M, u( p. C1 }2：被via割断的浮铜

1 ^  s' F8 u9 f' E  p& O

4 t4 ?% B( `) K9 |8 t  l1 O3：via删除了，铺铜没有调整就是这样的

" c: ?0 Z2 U9 I4 T! O, x- V

8 z  v+ G0 `9 f) ^" K5 `3 T4：自动铺铜造就的小天线

) }2 ?, V; m- m9 A" p
5：从有利于焊接的角度，器件焊盘不要全覆盖更好。
& R8 S, Q6 _5 j/ L% m


$ e. U* H* q4 i, r8 w6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。


& t0 N, J" N. y: L4 i# V* o! M
. z7 c+ ?( }" l2 r. A7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
! i3 K7 W  |* c' t  b



; o( H# r9 X  a% Q" Z[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：

1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
) j* B- m8 S3 W; N. R5 d' ]1 A


& C6 s! Z6 b" L3 e% x& h2：T分歧是无法避免的无奈选择，但也不是下图那样做的。
9 k* F, Z  T: f



3：电源部的电容，被如此穿越。
* ]& L0 T5 P2 {- d1 F/ N6 A此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。
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) O* S) \, Z* ]& D2 E$ J

其实空间很大，为何要一定要从下面走，还要贴着管脚

- V* w/ V" N0 n! P4 e

4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。
5 `" U7 N% s2 [
! D# b4 Z1 Y  n6 [

+ _# a4 T. Y& O, Q6 h9 E" D5：可优化的差分布线，差分包地还可优化完整。
$ R0 q' A) z$ S" @: M

: [' ^: g' d! ~. `' d- S
: S: m1 d5 ]' L; W6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
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5 H: u* a2 P' Q- C5 I$ d2 [7 |

7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。
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6 L) j* f# E# [' N- ?, u
- B& i7 H6 L2 ]2 |- R+ Q
9 [9 s! n+ m' W0 w7 e. y1 ~7 v8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。



8 r/ n: f8 [7 i# Z( W3 i7 r) [9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。
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: C2 s0 _1 a4 c& V

  d( }  t  G, ~8 j0 c
0 G3 \7 e' B/ B' w0 g( v, p细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
0 `  N. ]+ K  v: H+ ~& y1 i为什么出焊盘的via从来就没有能打正的。
0 |; ^* D: ~& Q4 a5 U

& u' {8 p- m+ C* b# G4 i& e: i
10：cline与shape互连时要小心，不要制造锐角出来。


( ^/ e8 t% N0 W8 q1 F& r: g3 m
11：lock off的线，不是问题的问题，也是check中需要修正的一项。

2 r; T# O7 k/ @/ b+ k) z" K$ t5 n
2 M/ u* x" P& n设置篇：
; b- @% x; z. O1 @% G/ y
6 v8 e& M8 U7 t, U& |9 H1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？
' X( J# f0 p* Y7 ?# g# p
, M; a; t% k" m8 U/ u' l: _相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
( Z, _) {8 [& ~! aNET_PHYSICAL_TYPE = PWR
5 N( S) E) U% E; H+ C- |% pNET_SPACING_TYPE  = BGA




2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
! D6 C4 C! Z4 T$ F, x+ R
  z! ?3 ~: _, x
1 C- X8 D2 p+ q' c' X* v0 [# q; B
3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
: l+ y) ~3 r( M$ J但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。

6 w  C. z  h# x' I; u% b: D  b

* ]3 Q' k  k6 ?2 y( n4:4个方向放置的带极性电容
# t2 c% Y; p# K/ @2 n这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。


0 \+ q* f3 b0 v2 a" y; |% f
丝印篇：
% U5 x8 o9 F+ W8 R8 u4 B) x2 ]这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。

5 S$ {6 o! d6 ?7 L! b1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
2：silk 文本和器件丝印相叠
/ a# {( h3 h% c3：silk文本被via的drill打断。
9 |7 C/ c, S* t) _2 m. T' l


  x* d8 A) z- r; H" I4：叠在焊盘上的丝印
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6 f4 k6 M" V- m6 y$ E9 w5 W; T
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5：竖器件，横放丝印

0 B& K0 t1 y1 o; n
( V# Q' j, N7 l: o7 P
6 [) i7 G1 t, N. F2 X+ h1 k0 x6：没有摆正的silk名字（有空间的）



0 f2 O4 h, N2 N1 W2 j5 X7：没有放齐的silk文本,如果用大格点放就能放齐的



* R4 P: G+ u; F' `: C8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。


! N5 g  h& H1 r7 `! g- _[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
/ U0 v9 A, x  R; G% b第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

( f, Z/ l) r: B7 F8 x6 V
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
" i7 t4 s& X# A7 b6 ^# P' s6 @虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
8 G* N/ z- U1 E' B1 r所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
- o; @) \: f3 O" P现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
% l% E4 V; b$ P& i: \0 LLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

8 k& |4 ~( K* O. y0 b
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二当家的所讲极是，
鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。
( O- R2 h' A% Q8 n& g. o4 Z9 g/ A
布板的也太没有责任心了。

springs

真的很多问题哦。。。