TA的每日心情 | 开心 2023-5-11 15:04 |
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签到天数: 2 天 [LV.1]初来乍到
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布线篇:8 r% S& U7 d! c" \' \$ H' c7 x
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1:穿越0603,这个pci的rest信号,为啥有时电脑会莫名重启呢?先看看他们的rest是怎么layout的。
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& C6 s! Z6 b" L3 e% x& h2:T分歧是无法避免的无奈选择,但也不是下图那样做的。
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3:电源部的电容,被如此穿越。
* ]& L0 T5 P2 {- d1 F/ N6 A此类电容一个比较热,另外电源和信号互相影响,即便有时影响可以在容忍范围内,在layout上却是可以做到最优化布线。
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其实空间很大,为何要一定要从下面走,还要贴着管脚; A6 f! g8 U0 ?! b$ R& w
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4:BGA中出线,不在pin中间,其实constrain设好就ok了,道理就不说了。
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+ _# a4 T. Y& O, Q6 h9 E" D5:可优化的差分布线,差分包地还可优化完整。
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: S: m1 d5 ]' L; W6:出焊盘锐角以及同级DRC,pair能做到对称出线最佳。
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7:不知道为什么很多工程师没有check dangline的习惯,虽然有些躲在焊盘里的dangline不会造成影响,但是alllegro的这个功能还是能帮助我们找出真正的问题点。
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9 [9 s! n+ m' W0 w7 e. y1 ~7 v8:打的过远的地孔(蓝色线),可以就近打,bottom的bus绕开。当然还有电源信号穿越了那个三极管。- @( s4 K% t1 w* L
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8 r/ n: f8 [7 i# Z( W3 i7 r) [9:(前一项的bottom视图),gnd via 就近打孔,删除多余的conner,也是layout布线优化的一部分。
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0 G3 \7 e' B/ B' w0 g( v, p细节的处理体现出layoout的基本功,因为细节无处不在,体现出layout是否有良好的习惯。在高密度设计,这种坏习惯可能是致命的,会浪费很多宝贵的空间。
0 ` N. ]+ K v: H+ ~& y1 i为什么出焊盘的via从来就没有能打正的。
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10:cline与shape互连时要小心,不要制造锐角出来。" S; _5 t3 U0 v8 u |# Y+ h
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11:lock off的线,不是问题的问题,也是check中需要修正的一项。8 m! p U# f! c/ f4 ~1 A0 j5 y
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2 M/ u* x" P& n设置篇:
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6 v8 e& M8 U7 t, U& |9 H1:一个正确的constrain设置会帮助你迅速的定位到问题点,如果一个错误的设置意味着什么?
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, M; a; t% k" m8 U/ u' l: _相关的constrain area,没有在相关的design rule找到设置,那么assignment table设了还有什么意义呢?
( Z, _) {8 [& ~! aNET_PHYSICAL_TYPE = PWR
5 N( S) E) U% E; H+ C- |% pNET_SPACING_TYPE = BGA, L9 A! r4 D1 F) }+ i, B; F
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2:layout可以选择给自己添麻烦,或者让自己随心所欲,但是往往牺牲的是性能,在空间容忍的范围内,尽可能的拉大间距,比如via&via,via&pin,power&signal等,可以给制造,焊接等多方面减轻负担,也是减少窜扰的一种方式。至少schematic来找你的时候,你可以理直气壮地说,我的layout做到最优化了。
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3:placebound top/bottom的作用,就是帮你在布局时指导你的间距,即便有的时候,你所认为的DRC是可容忍的,例如C94。
: l+ y) ~3 r( M$ J但不意味着其他的器件就有资格去穿越这个道德底线,造成的后果是layout无视此类drc,从而r268,r266的情况出现了。, ~. @% c4 g% K& Z+ t1 @
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* ]3 Q' k k6 ?2 y( n4:4个方向放置的带极性电容
# t2 c% Y; p# K/ @2 n这个的解释可能比较牵强,就是在做贴装的时候,4个方向放就只能人工做,如果2个方向放就可以机器作了,但是有很多设计两方向放置的要求。我也不清楚真实原因。7 h( f9 {3 q8 w& p! I
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丝印篇:
% U5 x8 o9 F+ W8 R8 u4 B) x2 ]这个是具有争议的内容,因为不影响性能,不同的公司有不同的要求,当然很多是没有要求。. N: p8 ~ M- X' N% F
我受过的教育,对于silk的具体做法是有具体的规定的,也许从silk的放置,可以看出这个工程师做事的细心程度,是否能做出完美的设计。/ J5 c9 ]) | u( l8 e) m$ p
5 S$ {6 o! d6 ?7 L! b1:silk被设置成了0线宽,虽然在出gerber的时候,可以变成带线宽,但我不知道对做silk有什么帮助,(很遗憾,我现在公司的silk text也是0线宽)2 H& t8 H7 o& l/ h7 o
2:silk 文本和器件丝印相叠
/ a# {( h3 h% c3:silk文本被via的drill打断。
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x* d8 A) z- r; H" I4:叠在焊盘上的丝印
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5:竖器件,横放丝印0 K3 C: t5 x8 n" o
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6 [) i7 G1 t, N. F2 X+ h1 k0 x6:没有摆正的silk名字(有空间的)2 m# v. d7 s2 R
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0 f2 O4 h, N2 N1 W2 j5 X7:没有放齐的silk文本,如果用大格点放就能放齐的, L3 Q: m6 S8 r! d) s6 z8 M" Q- R: t
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* R4 P: G+ u; F' `: C8:silk文本相叠,需要考虑到最终的silk其实是有宽度的% D- O6 r4 K! e1 A4 J9 N
9:尽可能减少辅助线,从而做到美观已经言简意赅的表达。; E/ W3 y4 d. f! u( |2 U9 I4 U3 ^
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! N5 g h& H1 r7 `! g- _[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ] |
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