捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
6 |  r+ \; n+ _3 D- G7 ^4 uhttps://www.eda365.com/thread-1183-1-1.html

2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
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0 Z7 t, e& }4 ?8 m! O+ Z) j
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7 m# g$ C1 G0 H8 B% V花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
; ~3 `$ ~0 c* n% }- N
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。

) Z1 I! b" k; o  U: h% p但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。

[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

Allen

现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
4 B0 k6 I2 d) \6 G5 l2 HLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多新人刚注册就抱怨有些文件不能下载，其实就算能下载，全世界所有论坛都给你下载，资料多得把我们的硬盘都塞满了，又能怎么样呢？感觉很多人都有一个心理误区，就是好像自己下载的资料越多，心里就越充实，让人想起一些没文化的爆发户，家里书架却堆满了毛泽东选集和邓小平理论，却从来不会去看一眼。是时候静下心来好好学习了，我们论坛藏经阁里的书，任何一本能从头至尾学习完，都可能成为高手，不要让我们上网的过程成为搜集资料的过程，让我们都把宝贵的时间花在学习上，勤学好问，我想大家都能成为高手。
本帖将置顶一个月！

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表
% v0 }2 n) h/ H) a/ X2 j" L1 ?
& h9 D( i; B/ E3 U楼主是非常有心的人，在这方面给了我们很好的借鉴。
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

. V# f1 ?" Q2 p9 Y9 L
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
7 ^; X* E7 U; g! v
所以不是不能完成的任务，只是你做了没有的。
其次就性能来讲，哪个性能更好，这个没有争议吧。

" Z$ u# h& |, B* f- Z; e等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。

[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）

1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
9 ?9 W# w9 [! O8 N. K/ R
' `: s7 ^4 Q* {/ }4 }6 a# n2 D: ^' U
2：被via割断的浮铜
+ n- M8 X$ m/ f
1 @; K- ~8 Y- U# I, n8 \

3：via删除了，铺铜没有调整就是这样的

* L9 z8 U& h3 k
- q5 n7 R. [! T$ l8 j2 |2 @& _
9 I) n0 S$ C& r4 r# E& s; k" H4：自动铺铜造就的小天线
0 O9 x( ^/ ?* t7 B) I, T* f

5：从有利于焊接的角度，器件焊盘不要全覆盖更好。
. j& H0 t, s, e- ~
, v- v" q2 `" J+ D* q

6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。
1 u; l! Z4 f2 U. P% N1 s


5 I& ?" a0 X4 S  a1 {4 I4 I+ v0 u2 A7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
/ F% w0 H1 s/ p. M) \4 I

0 h. ]8 M8 \5 `4 h( S0 q

[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：
. s: d: q' g1 S  v( B% c
; }" N' A% t, @1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。

( {+ q5 J& P6 F5 H

2：T分歧是无法避免的无奈选择，但也不是下图那样做的。
8 w1 g) Q" o' q6 B
  L/ f' ]* X- @) y& u# p; g
0 t1 n9 Q1 h( `+ T/ m3 W

$ m2 [* ]& B4 A# ~2 b3：电源部的电容，被如此穿越。
此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。


+ g# g8 t; k4 b: U1 Y3 b& j0 A- ^
其实空间很大，为何要一定要从下面走，还要贴着管脚


% v+ O: y0 J6 s, n9 `( v9 t3 O+ |
4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。
3 a) p1 }2 i, A0 A

7 a. o& \, n5 w9 }
- }. C+ T. [% O- D5：可优化的差分布线，差分包地还可优化完整。

  J- P  d; Y/ [7 G) G' Q

6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
% L: u) l1 b) x7 u- t( K( i
7 L" G! Q) g% d5 t( \

% L" p+ `) y$ A. j3 J) a2 M3 [7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。


% W( I* E- J7 T' Z
8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
. @% D% d/ j$ Q


9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。
1 S5 {& P, s& Z
: d7 M$ _8 Z  m" ?9 ~
7 @& ?. ]% `7 {* g, b

细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
0 L6 m  d" ?' c# E, W为什么出焊盘的via从来就没有能打正的。
, j3 @, i! \8 N- G  m, }) o5 V
* q( L  y, \2 Q' ?. B6 K# V4 B+ f# v4 a
4 \" W  p# y- P, _# R$ k4 T  i
10：cline与shape互连时要小心，不要制造锐角出来。
) ~' K5 k6 c, `# ~
8 j3 w- ]7 z! @- U9 P3 \. k! B) T

+ j! `7 R/ y8 @11：lock off的线，不是问题的问题，也是check中需要修正的一项。

5 u" T4 Y. c  I8 x. u
设置篇：
# o, u0 [$ |5 k3 y; V
2 T  u3 s) l# l$ j) }1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？
) h% d# L7 X. J7 e% I  s
相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
; D. O! N3 c) P2 j0 q" GNET_PHYSICAL_TYPE = PWR
& A. f0 a: M7 Z! r" VNET_SPACING_TYPE  = BGA

" z4 P& X1 @$ O8 v2 z- s' l: k; R+ `
$ A0 c' O$ [! m2 x$ x/ V" \

1 Z5 p! |0 W# U* W2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
- h9 _# p7 j4 j' `$ K5 k: O

( g: n) _* m, P3 |
: @" R8 m1 n: n  r2 }; d0 l3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
, E+ A! H$ t. m+ T- y7 ^) }但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。


, {! q8 {  L# V7 V4 F1 w. U- I
  m( @5 D* m0 b4:4个方向放置的带极性电容
$ g8 h! U  K& H$ M# \- J; v$ b: Q这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。

+ h( |2 r: m8 U: N& J2 H4 k8 U0 _9 ~' Z

* X0 A) {, v/ U; D丝印篇：
这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
/ v$ I1 p( ~! R, K! F' s1 K. ^
1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
( @: x/ `. P( o" p% C# ]. {4 n2：silk 文本和器件丝印相叠
6 K% A2 [. v2 K6 q: o1 h8 Y6 Q: K3：silk文本被via的drill打断。

& {" j/ T9 F0 f( c# r. W" v
  p* c0 b0 {% j. Q  L8 L* ^. w# V7 y
' ?7 Q2 }, X: E! ?: j2 B( L# v4：叠在焊盘上的丝印
! j3 L3 C# S# x3 `/ E
. M8 d% f9 A; Q& u; H

* v* C0 ?2 x' Z6 l  Q. W5：竖器件，横放丝印
: R9 ~; U* X. {+ g: ]6 n

; j: `  B  D. ~7 m' h
4 F) Y, [- s& h2 ?3 b0 Q6：没有摆正的silk名字（有空间的）



7：没有放齐的silk文本,如果用大格点放就能放齐的
: u' E# l7 I! W' _3 v


8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
$ s; a" w' m2 K0 L  v; D3 v( e
3 M2 {; `0 v: p# P; h
[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
3 l; m2 E- i( b. A0 h) P9 ?第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

4 X. R& Z9 E( V, }2 u/ s
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
. L& g1 J' I& ]4 O9 d$ w所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
1 @5 l& q$ I: G. k- t2 h7 cLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

% f! y0 v) L: ~+ }# g
3 N8 |2 [% D# q1 i. x; u# x二当家的所讲极是，
鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。

: l$ r  C8 H* z: d5 c  x+ G布板的也太没有责任心了。

springs

真的很多问题哦。。。