捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
! B8 A: U8 N7 x# Z' X, Fhttps://www.eda365.com/thread-1183-1-1.html

& P2 u/ v$ n2 Y# B2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
0 v! K* S! S& Q6 z) \

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花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
9 |( _5 d+ j6 [, r* d8 X8 M
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。

但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
' }) ~6 v7 C& [; @% q0 h2 r. g
[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

Allen

现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
7 u$ J' R+ G" Q+ HLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多新人刚注册就抱怨有些文件不能下载，其实就算能下载，全世界所有论坛都给你下载，资料多得把我们的硬盘都塞满了，又能怎么样呢？感觉很多人都有一个心理误区，就是好像自己下载的资料越多，心里就越充实，让人想起一些没文化的爆发户，家里书架却堆满了毛泽东选集和邓小平理论，却从来不会去看一眼。是时候静下心来好好学习了，我们论坛藏经阁里的书，任何一本能从头至尾学习完，都可能成为高手，不要让我们上网的过程成为搜集资料的过程，让我们都把宝贵的时间花在学习上，勤学好问，我想大家都能成为高手。
& ^3 M5 h' O8 M8 Y0 e# z& @- w本帖将置顶一个月！

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表

楼主是非常有心的人，在这方面给了我们很好的借鉴。
3 x+ M  n# z' G& l2 G  e7 g但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

4 D0 b2 |; t; F( o
/ z% f  {6 Y- d是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
& r- [$ B+ b2 D2 V6 [* F% t. ]意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。

所以不是不能完成的任务，只是你做了没有的。
; n. h: Y& @0 _' ?# B3 G3 y其次就性能来讲，哪个性能更好，这个没有争议吧。

& C4 S! {. W- s4 O等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。

[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）
9 U/ `( {& b( U3 n1 h  Q1 U% }
1 x  V+ B% j8 h4 \7 M1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
; f2 c- [: F1 Y( ~6 K
+ |* d! d9 H3 X+ Y4 l
2：被via割断的浮铜

; m  [* x8 H+ \/ o) t" l

3：via删除了，铺铜没有调整就是这样的
& f; i+ d1 E! m& G* P! n; Y


. X  a( H; j5 @" P1 |7 \4：自动铺铜造就的小天线
7 V1 Q- X9 z) c
6 w6 v; \3 |1 r  G1 k! n( @, V! p
5：从有利于焊接的角度，器件焊盘不要全覆盖更好。

- p; w$ [0 J# Z6 g# {! d

, `$ b8 b1 a4 P) f6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。
- d8 Z3 B, @3 f+ P4 }

* g) K& V/ s& e! E: y9 i& l
$ A# O# t7 u+ T, h4 [7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
( J. B! a% {& a4 r0 f- k



[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：

! z. `5 ], F& G! ^4 @9 K4 Y1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。



2：T分歧是无法避免的无奈选择，但也不是下图那样做的。

$ \, v0 U% r  ?/ g! t( j  \) E


3：电源部的电容，被如此穿越。
' Q- g; {% @% Z( }" [( L1 a此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。
* X" n& u" X4 d* Y, N3 S

+ Q6 E" C4 q5 g
5 n+ t4 y# c8 U9 G: {其实空间很大，为何要一定要从下面走，还要贴着管脚

4 z" h( ^# p& y

4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。



5：可优化的差分布线，差分包地还可优化完整。
- e0 R7 D& F3 p  [( ~

, v; B# H; G/ P* g& a9 E, {% x; w8 l
- m, P9 K2 X0 w6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。

3 V4 R. d' ^4 @8 \7 `

% i/ I7 O: v: l" p: e7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。



8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。

' o, @" W% N5 O% J! |# l8 O& H
0 Z8 W& ], d# f1 t, u1 m2 ]- T
9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。

! _1 H. y0 `5 o/ Q

# A2 z) O/ t- u' \1 q) y8 K
9 p6 R; W9 @/ F$ q细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
( r+ e/ }5 D' A8 f4 t1 m8 A为什么出焊盘的via从来就没有能打正的。
' E# t& ~- z- ~& f2 p) t
' f- R3 }1 d, `

10：cline与shape互连时要小心，不要制造锐角出来。



11：lock off的线，不是问题的问题，也是check中需要修正的一项。


6 J# {3 |- ]" d% A) p设置篇：
0 ~, m1 M$ O; Z( X* X) i
1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？

7 w3 |9 U& Z# i相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
) a1 `& d" o0 s5 xNET_PHYSICAL_TYPE = PWR
NET_SPACING_TYPE  = BGA
! T! n9 S# J) a! K- a2 x7 z
: D3 t/ R$ M1 l9 j( N2 O/ Q% L! \( @


2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
+ ~+ a; t0 T& q" x
1 a' ^# g$ T0 B' @, M, x

3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
8 G" I+ R' g/ E( u; |7 A" C但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。

; b# b* _3 \' N+ V& M2 }

4:4个方向放置的带极性电容
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。

/ ^+ P6 T8 w. J+ h6 q# x7 r3 H; C! ]0 j

丝印篇：
这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。

- @! O; h' C. m/ N2 D1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
* }8 [4 ^, @: s1 D2：silk 文本和器件丝印相叠
. i! W/ b6 B$ v9 ~* K' S3 g/ c3：silk文本被via的drill打断。

  N  ~& ^5 V6 p6 r' ^8 F& _
) m, W) p# c0 p% @) }
! i6 k4 L, X1 e4：叠在焊盘上的丝印

: ?+ f6 x* J# k3 C+ P# W
7 V& [! X5 E6 w! E" C; G! u
5：竖器件，横放丝印

2 ]( A( d5 B* L" d
$ m: V. m2 i# E
6：没有摆正的silk名字（有空间的）
( \" o# A+ e& Z" a
! R' l% R  Y$ u4 }

% b8 r, @! N; L2 R; B7：没有放齐的silk文本,如果用大格点放就能放齐的

6 o1 \6 J, T0 v4 c

8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
' O$ b2 A" \$ q6 N% Q/ C9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
/ r9 k% u4 Y4 y  z
6 G" c- B2 f% m
, e: H8 G3 r  \: n8 H& F2 i[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
) M+ P# i" y5 w: Y) |$ f+ b第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

- B  q/ k( ~% s  v3 P( S! C" l6 f% D( g铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
' R7 w3 W8 z) e5 E! g: y( @2 G( O所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

3 g; N8 y1 R7 X# X' ^9 C
1 e3 p% K9 O4 V* ?) S9 _) w
7 B, h+ e" Y- r+ _
二当家的所讲极是，
鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。

布板的也太没有责任心了。

springs

真的很多问题哦。。。