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1 第1章 常用封装简介 6* O) d* u) {' l6 H
1.1 封装 6% o3 S, C/ C- z) {: j: D+ c
1.2 封装级别的定义 6/ h* e* f: L5 Y
1.3 封装的发展趋势简介 6& N- `- ^' I. R& ?
1.4 常见封装类型介绍 9! d" u) j1 |7 H% }' N) M4 B \
1.4.1 TO (Transistor Outline) 9
3 f* m# K7 e; o7 P5 @; c1.4.2 DIP (Dual In line Package) 9
% t2 K8 N5 [9 E9 @2 ~1.4.3 SOP(Small Out-Line Package)/ SOJ( Small Out-Line J-Lead Package) 10
& o$ a; L; z6 | h1.4.4 PLCC (Plastic Leaded Chip Carrier) 11
$ }* w$ z6 j! O- k" ]- u1.4.5 QFP(Quad Flat Package) 11
5 N& F3 j; G4 [ f2 x2 l- Z1.4.6 QFN(Quad Flat No-lead)/LCCC(Leadless Ceramic Chip Carrier) 16
1 U, n6 V0 O+ `1.4.7 Lead Frame进化图 17
9 p1 g; `4 e$ [" d; E6 t& e1.4.8 PGA(Pin Grid Array Package) 17* E' Q$ K' F2 ?8 _1 S4 q. N" A: t$ }
1.4.9 LGA (LAND GRID ARRAY) 18
V) S% Q$ [. ^. ^# C E1 A1.4.10 BGA(Ball Grid Array Package) 183 @8 b6 l7 v8 D. J4 i* i
1.4.11 T BGA (Tape Ball Grid Array Package) 19
" |( t9 @; Y, Q- r6 E8 Q. [" u1.4.12 PBGA (Plastic Ball Grid Array Package) 20
# e% R# X4 E0 ^% A' Z1.4.13 CSP Chip Scale/Size Package)/ FBGA (Fine Pitch BGA) 21
; {% W* q m/ p4 [1.4.14 FC-PBGA(Flip-Chip Plastic Ball Grid Array) 22
& {, V8 ]3 Y( l6 K" Y d$ T1.4.15 WLCSP(Wafer-Level Chip Scale Packaging Technology) 23
Q9 b1 n& q% s1 C1.4.16 MCM(Multi-Chip Module) 25
0 \7 y7 K; b5 y0 P3 Y1.4.17 SIP(System In Package) 26
: ?! i+ a8 \+ @4 ^' b$ g1.4.18 SOC 27+ s/ c* G( y5 \# `8 [9 ~- P
1.4.19 PIP(Package In Package) 30
0 u) ~6 V, ^: O3 M+ J8 U1.4.20 POP(Package On Package) 30
6 `5 f( ^5 D2 |' d1.4.21 TSV (Through Silicon Via) 32& B! S. w5 F0 G
1.5 封装介绍总结: 34% @; s4 p+ u) X0 C6 M
1 第2章Wirebond介绍 5 _3 }7 ~. v. t$ U# W" ?
1.1 Wire bond 特点(成熟,工艺,价格) 5# N% ~/ j# P. G$ M
1.2 Wribond的操作过程(每步骤有图) 8& ?. b- S. I* m5 m* {
1.3 哪些封装适合于使用Wire bonding工艺 12
5 q, q9 M1 P, G$ ?+ o0 i r1.4 Wire bonder机器介绍 14/ `4 Q9 E2 x+ y0 m2 e
1 第3章 LEAD FRAME QFP封装设计 6
) ]# R# t- b0 c/ ]$ q6 E1.1 QFP Lead Frame介绍 6
- }2 u) a* A; A8 V5 }1.2 Lead frame 材料介绍 8
0 I" P3 M! ?7 P- C L# y8 w1.3 Lead frame design rule 8" K9 U* g6 X( Q1 ~* G
1.4 QFP Lead Frame 设计方法 10
" L* Z- Y( y6 i3 L X2 }# I/ ?1.5 Wire Bonding设计过程(以autocad为例) 17
3 D% x, ?0 G1 \/ p/ t' S' V1.6 Lead frame Molding过程 22
v2 t; Q: c T3 }6 }6 k0 o1 W+ P' _1.7 QFP Punch成型 (整块没Punch lead frame的图) 24! o, |: q1 O) |+ J
1.8 常用Molding材料的一些介绍 26
. T2 D- @) q8 M9 G1.9 QFP lead frame生产加工流程 28
b8 @; B' ^; Z! |6 |( I% B
0 L7 v* g) @/ w0 K+ S1 N- E第4章 PBGA封装设计 78 c) @/ ~7 q* P% R9 m
1 WB_PBGA 设计过程 7- k9 Q& R# U% M* p# P. H
1.1 新建.mcm设计文件 78 Y! s5 ^* f* L- S) a: B4 ?3 m
1.2 导入芯片文件 8
5 D$ x% R! O$ `1.3 生成BGA的footprint 13" ]6 @ N* H+ n# G. J
1.4 编辑BGA的footprint 17
3 ]: a5 O0 R! S9 A8 t0 Z1.5 设置叠层Cross-Section 20
. E4 t' V$ c: G1.6 设置nets颜色 21
: F9 `& _% m# h6 ^$ t( i1.7 定义差分对 22# H& a- m# o/ d/ }! t
1.8 标识电源网络 23
) a$ `# Z6 y$ U1.9 定义电源/地环 24- g# F& F& L' J* S! Z, U! O
1.10 设置wire bond导向线WB_GUIDE_LINE 277 o5 x4 k; p& m& x
1.11 设置wire bond 参数 30' u1 _( R! v' k0 Q) R& q
1.12 添加金线 wirebond add 34
# ?0 V# D% j; d* W( y4 e1.13 编辑bonding wire 36! k0 x' W4 |) A2 A S
1.14 BGA附网络assign nets 38
, c. g/ ~5 S9 u1 b* e4 {) ]1.15 网络交换Pin swap 42% w* m: f% u$ `0 I; ]
1.16 创建过孔 44
( F3 K, B7 u G; d' H6 `1.17 定义设计规则 46% i" n" |3 }" l, v
1.18 基板布线layout 49
$ v4 n" I' E3 o9 e3 v1.19 铺电源\地平面power/ground plane 51
4 @4 R e0 ]6 p& M* G1.20 调整关键信号布线diff 53+ R) Y" j! U% h; L) t
1.21 添加Molding gate和DA fiducial mark 56
# L$ M& a, q7 |. _; g& F& O3 C1.22 添加电镀线plating bar 58
8 i8 N% |+ ? k) ~; u1.23 添加放气孔degas void 62. z( W5 r* ^5 n3 p% f( z
1.24 创建阻焊开窗creating solder mask 64
Z- g' P) |6 E2 R4 X1.25 最终检查check 674 ^; z( c8 v' {- P6 I) E# E
1.26 出制造文件gerber 68
3 M3 \- N0 R/ v+ n' H) @1.27 制造文件检查gerber check 72
- D) @9 z; \1 k1 X4 ~3 Y1.28 基板加工文件 741 o/ ^7 x5 D0 f0 b
1.29 封装加工文件 75
* v6 X6 Q5 w$ m1 _" O9 ^$ ]7 `9 b$ M9 e" U
1 第7章 pbga assembly process 74 A; {: o7 y. J$ Z! S8 N/ K5 u
1.1 Wafer Grinding(晶圆研磨) 7
6 g) J' f o& r5 |; I' [1.2 Wafer Sawing(晶圆切割) 9
, X! L- d5 w9 U, i8 H: ?6 R+ O1.2.1 Wafer Mounting(晶圆贴片) 10
8 ~! z5 X7 o; |" J1.2.2 Wafer Sawing(晶圆切割) 10
' e, Y- m# N- C: |. N1.2.3 UV Illumination(紫外光照射) 11
( q$ Z4 q# `' [1 F' V1.3 Substrate Pre-bake(基板预烘烤) 11% ]( B, G* I! \
1.4 Die Attach(芯片贴装) 12
! s+ U" [4 V" ], R; R1.5 Epoxy Cure(银胶烘烤) 146 h6 b2 l' A$ U s; g" c. C
1.6 Plasma Clean (电浆清洗Before WB) 14
* [. W8 T6 B7 I( f, j1 Z# n/ w( E1.7 Wire Bond(金丝球焊) 152 ^5 r; ?- [1 @2 m
1.8 Plasma Clean (电浆清洗Before Molding) 17
& o8 @( x' V6 ^2 j1.9 Molding(塑封) 18
! [0 v& f6 |0 r X1 @0 ^1.10 Post Mold Cure (塑封后烘烤) 19
1 b& ]; Q0 E: x/ G- A8 Q1.11 Marking(打印) 20
+ B& _) _+ T- o1 o! O4 Z1.12 Ball Mount(置球) 22
0 W' w2 r: x" M) y7 c/ O( \+ D J/ x1.13 Singulation(切单) 22
* \, y4 R, K6 r. A( {1 |8 n* ?( p1.14 Inspection(检查) 236 I" l Z7 ]# b0 F; j
1.15 Testing(测试) 241 C* _& r6 Q9 q ]0 \- z7 H3 M
1.16 Packaging & Shipping(包装出货) 25
9 a- @7 x6 Q. i4 ?- I& O, L6 Z& z9 b' Z7 f, ^& \" ~
1 第6章 SIP封装设计 82 A0 D D9 W/ n2 k" @; T
1.1 SIP Design 流程 9
O& w4 J# i P7 |0 ?3 R' }1.2 Substrate Design Rule 11
* i; d' L2 _3 U" b7 w7 a. C! s1 V1.3 Assembly rule 14# L/ ]7 e0 c0 ]8 R- K- W+ P/ Y
1.4 多die导入及操作 16
" h; d) m2 K* T) {& x1.4.1 创建芯片 169 p: I+ O% l" L- K/ Q
1.4.2 创建原理图 34
( ~" ?4 [, h# K/ Z$ w( R1.4.3 设置SIP环境,封装叠层 36
7 c- B' y) K. y4 @1.4.4 导入原理图数据 42
" x7 b& s8 x" V* C# V3 i% c1.4.5 分配芯片层别及封装结构 46
2 T' C% f% O8 m: D; T: x1.4.6 放置各芯片具体位置 49& `$ W: C) g; r U" u- D* J! d/ g
1.5 power/gnd ring 45- _/ c" E- Q" h" i
1.6 Wire bond Create and edit 59
' ` k9 g6 Z3 i0 e; ]9 g2 L1.7 Design a Differential Pair 68
9 N( I/ {+ f( ?: \- n v1.8 Power Split 734 p0 S5 ?6 ?" [
1.9 Plating Bar 780 [; I; y m/ _( E
1.10 八层芯片叠层 839 o6 `6 ?2 c$ L7 b6 [* |6 k! ~
1.11 Gerber file/option 83+ k6 p( u+ m/ N8 e c
1.12 封装加工文件输出 91
; E3 E1 v6 q8 B8 U" F* _- g; b, \: p1.13 SIP加工流程及每步说明 100
. d: o7 e! z. g3 M) O0 ~1 第7章 FC-PBGA联合设计 7- b5 V- y# @/ r: t" v5 H9 J
1.1 高PIN数FC-PBGA封装基础知识 7: W" o: f+ T) R! A j
1.1.1 高PIN数FC-PBGA封装外形 7
( _$ i; `& B, \) k3 M$ m$ y6 j' A1.1.2 高PIN数FC-PBGA封装截面图 7
5 R; z v2 o" h) e1.1.3 Wafer 86 X# k, p6 m, D( B$ ]/ k6 E8 Q& p: d
1.1.4 Die/Scribe Lines 88 w: i1 t' `" z' o
1.1.5 MPW(Multi Project Wafer) 82 F9 j( ^+ z7 F- L) x8 ?8 \& I q
1.1.6 BUMP(芯片上的焊球) 9# I% o* |7 R! N
1.1.7 Ball(封装上的焊球) 9& Y3 T4 Q3 A4 J/ i: S' ^
1.1.8 RDL 10
/ I( k8 ?* m( |6 I: E' x& a6 N3 W1.1.9 SMD VS NSMD 11! [3 M' p# D* ?6 j0 ?6 A
1.1.10 FlipChip到PCB的链路 120 i+ j \2 R* l0 W* Z
1.2 封装选型 12, X" H' \& W- b! d/ L# @- Q
1.2.1 封装选型涉及因素 120 q& C E( Q" n. M7 _
1.3 CO-Design 14+ G+ G8 G0 W' i) |- p2 K/ c) u/ e
1.4 Vendor推荐co-design的流程 14
8 x8 I0 p6 @( `+ C8 S9 A; V; l1.4.1 Cadence的CO-design示意图 157 f; A P6 e2 `) Y, x* S
1.5 实际工程设计中的Co-Design流程 16) I) d$ G" V" E: O+ ]: j/ z+ p
1.5.1 Floorplan阶段 18
4 r5 _. h3 z. i! a1.6 FLIPCHIP设计例子 29
) s% k4 C( Z& J/ s/ {1.6.1 材料设置 29
% \5 G& k9 I' s4 ?9 ]1.6.2 Pad_Via定义: 32
0 h$ ~( B% h( k8 i+ o& A8 V1.6.3 Die 输入文件介绍 34
: A$ q3 o9 `' w; [1.7 Die与BGA的生成处理 34* v( H/ ~6 o- [. u) Z- ~
1.7.1 Die的导入与生成 34
/ ?+ J, P" x. z9 q1 t, G2 _1.7.2 BGA生成及修改 38
5 |* R. G- ]0 s6 g U4 n1.7.3 BGA焊球网络分配 44
- a& r% B' k, x9 b0 N# L1.7.4 通过EXCEL表格进行的PINMAP 47
% F# a! |# S: B; U/ Z1.7.5 BGA中部分PIN网络整体右移四列例子 483 w2 S7 U( I# [4 z) V% N
1.7.6 规则定义 51
A" W7 W! L8 P1.7.7 差分线自动生成方法2 58
2 T4 M/ k0 V/ `6 k% @1.7.8 基板Layout 58' j( D: r5 ~1 x/ W
1.8 光绘输出 64
+ r1 V W, c2 G& A" Z& I: d8 G1 第8章 封装链路无源测试 5
$ s0 a: X7 [$ x+ t6 ^2 ~* m1.1 基板链路测试 5
4 k& @4 U, P! h, z E: i1.2 测量仪器 56 q- H) @ x5 y/ B A
1.3 测量例子 5) S2 ~1 y" b6 O5 f S; d! C7 |8 J
1.4 没有SMA头的测试 7
: J0 i' J: |# q# Y( I Q1 第9章 封装设计自开发辅助工具 5. O. S- `, u7 Y# k& Q2 l
1.1 软件免责声明 5. _( \. E% v/ t9 x9 s2 D. M' g" e8 q
1.2 Excel 表格PINMAP转入APD 63 }# T+ O2 g3 b
1.2.1 程序说明 6
% h7 @$ ~! S: s3 r- R# f' {1.2.2 软件操作 7
. U9 y' G& Q4 K% D' Z( s) K# T1.2.3 问题与解决 13% K; |6 A- R# Z$ K @
1.3 Excel PINMAP任意角度翻转及生成PIN NET格式 14! }% ^% ~6 j6 y3 }
1.3.1 程序说明 14
9 r- A; n m3 |- }$ ^1.3.2 软件操作 14
1 A7 z5 R' t1 a, b; x* d1.3.3 问题与解决 18
1 f; j1 B5 ]& f* j) E1.4 把PIN NET格式的文件转为的Excel PINMAP形式 18
" w3 E4 v9 W' A" m( o9 j& E1.4.1 程序说明 18, l" z+ c# g6 M, m! Y
1.4.2 软件操作 196 I3 O( z3 x6 h1 o. z* X
1.4.3 问题与解决 20% D+ S) D `) I+ B* F
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