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深圳某公司高级layout工程师面试题目,看看你会几题。

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发表于 2014-5-29 15:58 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-7-3 09:35 编辑 + ^& `  i0 u0 |4 ^& r3 {2 A/ o

* `: p$ v4 K- M; E5 `/ y深圳某公司高级layout工程师面试题目,看看你会几题。
2 @1 y2 V8 t' s8 Z$ M# o  C4 G1 @+ G2 ^) c; s" ?5 `# m
是拉线工人,还是布线工程师,还是PCB高级工程师,看看你们平时的积累如何。9 }9 y( f% n' _! @7 C+ \* `$ \

8 v6 O. F1 Z; T, u(回复超过100页公布标准答案)- Y$ I) x5 @, a7 V% B
2 I" a4 o2 h$ O2 T' F4 |5 V) q5 a
1,PCB上的阻抗怎么控制?) _& a1 w$ g" x5 Y$ L1 q2 w9 H

" `! |: J6 B. o, Z2,信号线的传输速率是多少?
+ u5 o% y. C" q$ S( j& N; s- W( J1 f% H
3,CMOS器件输入管脚在电路中要如何处理?为什么?
) @/ D; b; ^% a7 J: A! m1 N/ A3 L2 V) m' i+ s  Y1 V' h
4,TTL电路不能直接驱动CMOS电路的原因是什么?6 m" Z8 k/ \3 O; {! L& @0 L

& r7 I" P1 q; j! M. p1 ~7 S* N5,较长的时钟信号要走带状线的原因是什么?* W' L# ^  E& d. Y3 a8 e1 n5 A
2 F/ D) q& q  Q5 G9 B
6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。# C) J/ Q6 o( J

# @- K4 q7 Y# G1 G7,ODT信号有什么作用?layout应如何处理?
  b4 b( k/ W1 ]2 H$ S; Z8 d8 T! @0 C6 T6 s3 u
8,VTT和VREF是否能共用?为什么?
% n& F1 n6 M2 n; j- ~8 C4 @7 h7 Q+ v* g/ k8 l
9,DDR3的最高工作频率是多少?
) `6 b  J" S" s1 @  O: T) X4 h- S7 z- Z% r9 W' M
10,多片DDR3为什么优先走fly-by拓扑?
5 G% x8 ~9 ]/ ?/ T# E$ G; y4 q, f' j5 }; t" h3 g
***********************************************( A7 `, K- t& N; \, p- N' H
* O+ d# k- F$ o+ p5 A
“PCB设计师职业规划与思考”  
* }0 x+ s7 u# h3 A' [
9 s9 V  Z% o( M1 L- G6 b1 |
1 c+ @' L; Y2 ~0 k
& ^8 ]! L! q/ J***********************************************
5 C/ ^( V" p) x9 z7 l* R( N* {
/ v; _+ B- s# `0 o7 [$ f9 U关于答案,敬请关注5月31日的EDA365培训活动系列~% w( o5 j3 ^& M/ y

1 L" R0 A5 ?: G2 v* k或回复超过100页将公布标准答案!8 E, `: I2 j  X
; F; R/ V' {$ O) _  p: u. n
***********************************************

评分

参与人数 2贡献 +10 收起 理由
shenzhiwu333 + 5 JIMMY老大,在网上给大家培训一下呗,线下.
sikixu + 5 很给力!

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发表于 2014-5-29 17:21 | 只看该作者
我就根据自己的认识来做一下
; ]. o( E' r: W: T" f& Q. N1 PCB的阻抗怎么控制
+ J4 J/ V: ^9 P, Y  跟阻抗有关的参数有:铜箔的厚度,走线的宽度,板子的介电参数,参考层的高度,如果是共面波模型还跟参考面的间距有关系。控制阻抗就要确保这些精度。另外在制造或者其他的因素下造成的阻抗不连续,可以使用串接电阻来吸收反射。5 e" X$ F; M+ u3 r: O" S, ]" m
% _! I# {9 a- u- W) `
2 信号线的传输速率是多少?
# F2 L/ L7 s5 ^4 S; q( L  O: q   这个不知道考的啥?我知道信号的传输速度是接近光速。不同的信号,传输的速率是不一样的。6 S; @$ @1 a: y5 _) K" I
& h  C$ W3 J: U6 P
3 CMOS器件输入管脚在电路中要如何处理?为什么?) g! s+ q( O5 {- e- r$ F! d$ ~; `
   需要在输入管脚串电阻或者并联电容,因为CMOS的输入端阻抗很高,对静电很敏感
! K& J5 b# F+ h# {3 w* r, H. y
4 s6 S  g2 j# T7 |1 P4 TTL电路不能直接驱动CMOS电路的原因是什么?% f) A9 I% u$ g& q, m
   电压不匹配,TTL的H>=2.4V,L=<0.4V    CMOS的H>=0.8*VCC,L<=0.1*VCC
# B4 W3 _1 E. W+ g7 F5 M& F( }3 e9 s- }0 ~0 Y( }1 _1 o: U
5 较长的时钟信号要走带状线的原因是什么?6 l+ k/ @. N* W4 B
   带状线指两边都有参考平面的传输线,这个是定义。周期性的时钟线具有很强的辐射能力,当走线长了之后,更容易辐射。所以走成带状线那么可以减少辐射。3 ^( C/ o) D1 i7 N
; x! y' O2 k  O# `  D
6  四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
. r8 }/ ]! H3 u" i# ?    没有弄过,不敢发表意见。4 y6 U8 M8 }4 ^1 s- _
) a7 Z. E' H& r% M: }
7  ODT信号有什么作用?layout应如何处理?
1 |9 O* ]; p, J7 N" _    ODT信号用来开启ODT功能,主IC的是输出,DDR2的是输入。由于是控制线,跟其他的控制线等长。% l2 ?$ K' i8 q3 y. w: w

; d: |# W9 O- f3 A4 R" c/ m. _  t% U8  VTT和VREF是否能共用?为什么?# {' ^  B3 W; T% [# G8 b, z1 @
    不能,电流大小不一样。两个电压都是一样,但是VTT是给终结电阻供电的,电流比较大,干扰也比较大。而VREF是给参考电压用的,电流很小,电压的精度要求高。最好分开。
, s7 g: ]9 j& X* G0 C3 z% T. z, l8 }, n) }3 h; U# S
剩下两个都不知道。, I& H6 u' ~) U' Q, F
   
+ u* G# Q' c- t! v% A+ H. A: x
( z9 G. `* y9 c7 k  E$ l( w# C" {7 e3 T" }: [; c
   4 m6 q/ o, Y- m. @! D

+ m4 n9 @1 Y7 q' F, a
" c8 M* y9 q1 V  I7 _  U

点评

支持!: 5.0
厉害,很无私  详情 回复 发表于 2015-3-2 15:13
真心好厉害。。。。而且很热情回帖!!!  发表于 2014-12-5 09:58
支持!: 5
真厉害!!  发表于 2014-8-22 13:46

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发表于 2014-12-19 14:52 | 只看该作者
1,pcb上的阻抗怎么控制?
0 |) |! N# f, A4 d5 P  X2 W0 _SI9000计算一次就全知道,楼上的基本都正确,还需要考虑微带线的表面绿油和是否包地。
! R& J5 q" }! t! u8 A% q' W' o2,信号线的传输速率是多少?# ^4 ], ~, y, j% I  C/ S
公式: Er^0.5*光速。+ [) ^% @  M2 R( g. z
3,CMOS器件输入管脚在电路中要如何处理?为什么?9 g" B+ x% g: ^0 R
接上拉或者下拉电阻,输入高阻,同时需要旁路电容。注意栓锁问题和静电防护。6 X5 C+ O4 ?+ Q- F6 q
4,TTL电路不能直接驱动CMOS电路的原因是什么?% y- y+ y7 _: O2 F2 U4 r" A
TTL跟CMOS定义高低电平不同,其容错能力不同。另外,TTL是固定的高低阈值,CMOS根据VCC的不同,高低阈值不同。/ }: H& u3 l' Q8 Y2 q6 t& @, y
5,较长的时钟信号要走带状线的原因是什么?
4 Z: a0 ]" k# Y# C* C* D主要是EMI,CLK信号是强干扰源。正解是源端预留滤波电路,然后直接过孔走带状线。
+ g5 r# t; X# D- q# \4 w6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
8 J' L: c1 T: _4 J2 q& S首先拓扑形式:改良性T形走线。中间要T点,两两菊花链,对称8 n5 X1 p% y/ z9 m' l
末端匹配靠近两两中间的T点,时钟匹配靠近DDR
: }& q0 P* ?! v& A* @两两的STUB等长,公用部分要大于分支,最好能2倍以上。3 i" k' I5 N: k* I5 Z
其实最好走菊花链和FLY-BY,但是和SOC厂商沟通,很多SOC在对DDR的读写的时候不支持FLY-BY模式。
; g( r' _2 Y9 P  m& r$ h) z4 j0 F1 `5 P
7,ODT信号有什么作用?layout应如何处理?
$ V% K+ Q# O; j% W* |! BODT:1,相当于一个末端匹配  2,给数据线数据传输的时候提供瞬间电流(这里的电流分正负) 3,减少DV、DT的大小,从而达到调整内存颗粒的CL等参数。等长,尽量短。
' Q4 q% _* k- E& p8,VTT和VREF是否能共用?为什么?
1 Z* N6 D* I7 j5 n! e不可以。VTT是上拉电源,在DDR读写数据的时候,其瞬间电流的突变严重从而导致VTT上有很大的纹波。        而VREF是电子开关的参考电平,要求相当高,尽量做到1%的误差。所以要远离。并有隔离器件。3 N: z. ?% z) p" d* |2 p) C# G
9,DDR3的最高工作频率是多少?
& \* M8 {$ N# j6 V7 f" T( K% J    3G。这玩意是一直突破的。车载很少超过1033,PAD等很少超过1600,只有那种台式内存条会做到很高。, i7 c+ C" F5 t0 v' p" ]; ?
10,多片DDR3为什么优先走fly-by拓扑?; L0 J/ W' Z" z
这个需要从FLY-BY的拓扑定义上来:FLY-BY首先STUB很短,很多甚至是在焊盘上直接打孔,保证其信号的阻抗、分支长度、外部干扰的一致性;然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长,所有信号的延迟都一致;最后只有FLY-BY的拓扑形式才能挂到8片DDR。
/ ?  `9 u/ R. l; L2 Y
( P' G. r8 V( b' u+ F; e3 `9 s: @0 h- l  M$ P  @+ q1 a  m: a/ ]# N
这东西不是单纯的PCB工程师了,很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解,很多也只是一知半解,涉及的东西太多了。3 ~1 H+ b+ e" E& H
同时请大神指正。

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发表于 2014-5-29 18:57 | 只看该作者
尝试着答一答。. q: d7 p+ ~3 q: F' ?  O
1,pcb上的阻抗怎么控制?* t4 R( j* t# c$ J9 Q' J4 P1 c
阻抗受很多因素影响,单端线受线宽、介电参数、叠层厚度影响(我们一般给制版厂算,然后我们遵守),差分还受线距影响。: `) B' I; X) b" q2 ^, E
2,信号线的传输速率是多少?
( S4 l; m1 ^# b& m8 v! \我们一般估计是6inch/ns 。但是不同介电常数的速度不一样、微带线比带状线快。
0 z, A2 C% v: L+ g. P8 \! x5 W5 J4 }' C3,CMOS器件输入管脚在电路中要如何处理?为什么?
/ ~0 n. x& c/ T7 G( t. e# U2 V我印象中好像没有专门因为是CMOS器件而作处理。输入处理主要考虑电平标准和信号边缘。
: V- v! F- [+ X+ m/ j6 a4,TTL电路不能直接驱动CMOS电路的原因是什么?6 e9 |$ b8 W( Q- a
基本没用过TTL电平的器件。8楼说电平标准不一样,但是CMOS也有不同的电平标准。接信号前还是得确认输入电压电流是否正确。
6 ]- N  D! Y  @* ^2 U9 A! W5,较长的时钟信号要走带状线的原因是什么?
( G& L" a# M, Z+ A除8楼的原因外,我觉得应该还有时钟是重要敏感信号,怕外部干扰。另外近期刚看到,带状线的远端串扰近似为0(《信号完整性揭秘-于博士SI设计手记》于争)。我想这也是个优势。9 ?: N1 D" j8 ]% u. \
6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
/ H0 g! r+ \& T' e! g) `没有布过。只布过单层的。$ b% w( [' d  ~8 n* @
7,ODT信号有什么作用?layout应如何处理?)
" z( i6 f7 e( h, _% f4 |片上端接选择。在双向数据线中用(个人理解因为是双向,所以有时候需要端接有时候不需要)。! x! n" D9 v: X& h+ T
layout要求如8楼。2 [+ J8 h. ^7 o7 A1 D
8,VTT和VREF是否能共用?为什么?. w6 x9 y9 {5 N) j/ e
不能共用,VREF是参考电压,VTT是端接电压。VTT电压在内存操作的过程中会有很大噪声。
! |1 Y! c1 S4 n! K5 _6 [9,DDR3的最高工作频率是多少?
+ |1 o8 y% E3 N, u' h/ b2000MHz(百度百科)
2 T/ z* M, ^' D) W; [* C10,多片DDR3为什么优先走fly-by拓扑?4 }5 k$ u6 C& i
fly-by如菊花链,减少分叉长度。个人理解分支很短的话类似集总线了。前面的芯片对后面的芯片影响小(肯定还是有影响的),后面的芯片对前面的影响大。. }- h$ e, `" N4 i
& \4 ]- G: a0 @
有不对的话请版主赐教。

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5#
发表于 2014-5-29 16:06 | 只看该作者
看了以后就知道自己该做啥了

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6#
发表于 2014-5-29 16:32 | 只看该作者
顶一下先,还真没一道题会。看来路途遥远啊

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7#
发表于 2014-5-29 16:43 | 只看该作者
坐等大师讲解

该用户从未签到

9#
发表于 2014-5-29 17:10 | 只看该作者
都有那么点印象,学过,只有两三题解释得下来。。。面墙查答案去。。。

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10#
发表于 2014-5-29 17:16 | 只看该作者
坐等正确答案

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11#
发表于 2014-5-29 17:23 | 只看该作者
哎,楼上的能答得这样感觉都好厉害了。

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12#
发表于 2014-5-29 18:10 | 只看该作者
顶8楼的,添加一下,7 H  U, O' |* x3 V8 A+ n
2,信号速率V=11.8/Er^0.5 inch/ns,Er是板材相对介电常数,11.8inch/ns是电磁波在真空中传输速率& [( |7 p8 _0 ]" H
3.补充就是CMOS输入管脚阻抗高,管脚对外界干扰信号敏感,一般上拉接电源或下拉接地。3 i3 o1 ^2 a' u" B
9 .DDR3最高工作频率1600Mhz
5 g: ?  B& z1 w10,还是等大师来精确解答

该用户从未签到

13#
发表于 2014-5-29 18:14 | 只看该作者
对于第8题,一般电路中即使两个不同电源电压相同,但是也不直接共用的,相互之间易干扰,对系统稳定性也容易造成影响

该用户从未签到

14#
发表于 2014-5-29 18:52 | 只看该作者
论坛里果然高手如云

该用户从未签到

15#
发表于 2014-5-29 21:22 | 只看该作者
学习了         

该用户从未签到

16#
发表于 2014-5-29 22:21 | 只看该作者
学习了,不错
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