《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

sduking

li_suny 发表于 2012-12-11 21:43
: _& _) G. H* {2 ~1.以前的公司不同阻值相同封装的电阻电容等器件是做成多个Part Number，即一一对应。
$ B, V& F: ?  N% s0 q) Z2.现在这边建库确 ...

我也遇到了这个问题，使用这种方法制作的器件，在调用的时候会出错误，ERROR： Unable to locate pin“R225-1” while attempting to connect pin to net "vcc" in the CES configuration
% w* e/ W, T. d8 e! ~REMEMBER,the Common Database is not in sync with the schematic until Packager is run again under conditions that permit the direct updating of the Common DataBase.

simhfc

li_suny 发表于 2013-5-9 12:28
2 B$ X; p% \1 s6 F8 eEr是统一、一致其实只是一种理想的假定，实际上都是有差别的。
+ X. Z  T+ T: c7 _% ]
至于Er的混合算法也我曾经分析介质材料 ...

# `3 V+ k5 i8 D2 O5 [
7 s+ @$ W* s5 b9 m  `是啊，只有介质的材料比例不同，或在生产加工的过程中发生形变，间距等参数变化，其Er才会变化，比如多层PP叠加后压合了，介质层增厚了，Er常数会升高；
/ S% ~9 f/ n# L' |. o/ w
3 |. }) c8 z. y( F7 T但导体层（也就是我们常说的铜层）金属本身不存在介电概念，且在PCB压合中几乎不发生形变在，目前的常规计算模型里是不涉及的，所以在铜层那里Er应该是固定为1；

) m* [5 ^8 E; P0 {( f如果有介质材料由于压合被“挤”入蚀刻铜层的间隙，那么需要重新计算介质层的厚度（也就是两个导体层的间距），而不能改动铜层的介电常数值；
: o) d  T# H% \- m
1 U, K  L! [0 A( W$ i2 t, F% ]这只是我目前的看法，先停在这里，留待将来再讨论，呵呵……{:soso_e113:} 很感谢前辈抽时间回复讨论！

li_suny

sduking 发表于 2013-5-9 13:38
我也遇到了这个问题，使用这种方法制作的器件，在调用的时候会出错误，ERROR： Unable to locate pin“R2 ...

; _4 Q5 D( K& |* P1 Y" g这个问题我还真没有遇到过

li_suny

simhfc 发表于 2013-5-9 17:06
是啊，只有介质的材料比例不同，或在生产加工的过程中发生形变，间距等参数变化，其Er才会变化，比如多 ...

6 C! l  I) F7 ^- B3 n5 x呵呵，前辈不敢当，有问题一起讨论，共同提高吧！

sduking

li_suny 发表于 2013-5-10 09:46
8 s! {* ^8 _& k+ m! G/ \这个问题我还真没有遇到过

1 h) }2 C* h: K! I6 F* creplace symbols之后一直这样，最后没有办法，只好每个器件重新放置或把器件复制一个后重新连线，package之后就没有问题了，费了很大劲

sduking

李老师，请教问题：
      我的封装库有部分是从别人的原理图和PCB图中导出来的，倒过来的器件编辑时发现Associte Cells显示有三个，如
; ]7 V+ y; d8 K0 XCAP:CAPC2013,
! T4 Q, T! b. @0 N  I: FTemp_cell：CAPC2013
% J  J. n2 \+ _! TTemp_cell2：CAPC2013
但是不影响使用，就是编辑的时候感觉别扭，直接删除Temp_cell，Temp_cell2的时候提示cell正在被part使用，无法删除，请问有没有办法将Temp_cell，Temp_cell2删除，

li_suny

sduking 发表于 2013-5-10 22:32
李老师，请教问题：
& T# S; l. Y+ ]( M8 w' ~      我的封装库有部分是从别人的原理图和PCB图中导出来的，倒过来的器件编辑时发现A ...

, k! g2 u+ p; G4 y! ^8 }
7 k* X0 Q: D6 ~* W你可以在Part里直接删除它们的映射关系，如下图。不能直接删除Cell的原因是：有可能别的Part也引用了这些Cell。

sduking

li_suny 发表于 2013-5-13 16:12
0 G, Y! C3 p# A9 e, \$ x! [4 s# S你可以在Part里直接删除它们的映射关系，如下图。不能直接删除Cell的原因是：有可能别的Part也引用了这 ...

/ f: t8 V; e' ^& D1 W明白了，谢谢

li_suny

sduking 发表于 2013-5-13 20:48
明白了，谢谢

不客气，有问题多交流！

lalasa1987

李工，每次调整丝印的时候，丝印总是部分歪歪扭扭的，请问怎么要对齐元器件一样对齐丝印？

li_suny

lalasa1987 发表于 2013-5-21 14:26
李工，每次调整丝印的时候，丝印总是部分歪歪扭扭的，请问怎么要对齐元器件一样对齐丝印？

可以设置一个合适的Grid，然后用命令Snap to Grid!
0 W' u7 L6 l5 P; C3 ?

rochjpdx021

问楼主两个问题：
1.在mentor中画板边的时候怎么画出圆弧形的？
" k# V% n, v3 i2.mentor中怎么拼板，画工艺边？
4 s$ j4 e! Z4 C1 [希望能得到楼主的回答，谢谢、谢谢、谢谢了！！！

li_suny

rochjpdx021 发表于 2013-5-22 15:36
问楼主两个问题：
1.在mentor中画板边的时候怎么画出圆弧形的？
2.mentor中怎么拼板，画工艺边？

- A+ N& k* Z0 t2 ~4 `1.圆弧参看下图即可画出

2.拼板要用到Fablinik XE，首先在Expedition的Setup中启动Fablinik XE license,然后在OUTPUT菜单启动Fablink XE。工艺边我没画过，还不太清楚！

benbenxiong

请教李工，我装的EE2005 SP3
在Expedition PCB画图的时候，打开一幅图，用鼠标全选后，总是复制
我什么命令也没选择啊！难道是默认有什么选项？怎么取消这个问题呢？

rochjpdx021

li_suny 发表于 2013-5-23 11:00
1.圆弧参看下图即可画出
9 [5 F8 l; H9 ^9 J' f, x- L8 ~
2.拼板要用到Fablinik XE，首先在Expedition的Setup中启动Fablinik XE licens ...

9 F$ x0 g( d! N/ l, M+ A首先，非常感谢楼主的热心回复。还有点问题想询问一下：
  m" [5 T& O* M2 y& f7 [! J, h$ O1.在setup中没有Fablinik XE license这一项，其它选项也没看到，百度了一下也不知道是什么东西，还有没有其它途径啊？因为我们的电路板有的很小，不拼板的话不方便生产；
/ e" w. T6 j1 V3 V! a& ^. ?2.你说的画圆弧的方法我倒是知道，但是这个对Board Outline没什么作用吧！加工时切边的时候是切Board Outline的，有的电路板外形不规则，需要画弧形，我还不知道用什么方法能画出来啊！
希望能得到楼主的回复啊，谢谢！