《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny

yth0 发表于 2013-4-20 16:47
# i1 `4 i# ~) \! G% H这个分两次挖就行了吧？

这个你可以尝试一下，
我用的是先挖外边方框，再添内部铜皮的方法，形成这样特殊的空腔。

sexfei

li_suny 发表于 2013-4-22 10:17
) x+ I. m1 a6 u2 b+ ~9 a间距一般是按照规则设置中的Pad to pad的间距，可自动放置。
放置在固定坐标上，这个应该无法自动处理， ...

比方说每边放置三列，一次放置一列，能把每一列放置在固定的坐标上吗，就像做封装时放置一列焊盘时，按一下F3键，就能输入坐标放置了！

yth0

li_suny 发表于 2013-4-22 10:30
6 L) Y# ^- _! C+ V这个你可以尝试一下，
! ]9 {3 u- u. a: ^2 |我用的是先挖外边方框，再添内部铜皮的方法，形成这样特殊的空腔。

: u: _% @, E& Q6 R$ y/ s呵呵，我试了一下，两次挖可以，我觉得主要是想挖去的那部分中间有空腔，软件被整晕了，不知道该怎么挖了，{:soso_e113:} 如果把这个图形打散，形成2个中间没有空腔的图形就可以挖了。
# T; t0 _# m/ g2 m2 {- g
9 S; ~: ~6 P) M" Y2 `2 F

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li_suny

sexfei 发表于 2013-4-22 14:09
比方说每边放置三列，一次放置一列，能把每一列放置在固定的坐标上吗，就像做封装时放置一列焊盘时，按一 ...

' U  a. }6 u2 |* ~; C( Q) }. Z& e- m放置Bondpad(bondfinger)就像是布线一样，对坐标确实没有严格的要求，实际上打线的时候也是如此。
当然放置整齐会比较美观，我通常是设置一定的Grid或者辅助线来对准。

建库的时候放置焊盘可以输入坐标，因为焊盘对位置要求很精确，而Bondpad对此并没有要求，因为打线时是很灵活的。
所以，将Bondpad理解为布线的一部分会更加合理。

li_suny

yth0 发表于 2013-4-23 08:30
呵呵，我试了一下，两次挖可以，我觉得主要是想挖去的那部分中间有空腔，软件被整晕了，不知道该怎么挖了 ...

你这个思路很好，通过两个多边形图形组成了一个中空的非多边形图形。
6 X& x" t" b% W% M7 Y1 j; O" J这种思路可以推荐给大家，谢谢！

lovelijizhi

请问在Expedition PCB 中什么时候可以用Constraint Editor System中的file>Import>Layout Template中倒入Layout Template?现在发现有块PCB中的Layout Template有点问题，想重新倒一下Template但是Import>Layout Template是灰色的，不可以用，什么情况下可以用呢？谢谢！

lovelijizhi

6 l' p5 ?) |/ Y大家好！下面是对369#的解释。这块PCB最开始用的是4层板的layout template，后来改成单面板，下面发现有图示错误。
Layer Range: Layer 1-4,应该是Through Via的。project文件见下面的zip。请问怎么重新倒入layout template?谢谢!

lovelijizhi

怎么没人回复？

li_suny

% @! h7 {6 e- h# S% {& O( p

lovelijizhi 发表于 2013-4-27 14:15
# w& F$ N% \2 G大家好！下面是对369#的解释。这块PCB最开始用的是4层板的layout template，后来改成单面板，下面发现有图示 ...

* U* H/ P, U8 W$ n4 F3 `! o
/ h; I+ X; o0 B' F) h9 q- _“import Layout template“
$ B% f+ }3 y& N; q* M功能只在开始设计原理图的时候可以用，方便原理图设计师对板层进行规划，这时候，从原理图中打开CES，可以使用此功能。
+ f5 J1 v0 m2 {6 ~
, W: f) K6 J0 Z& o6 H, d' Q而当进入PCB以后，有了确定的层叠，这个功能就变灰色了，不能再重新导入了，这时候就需要从PCB中的Setup Parameter中去更改层叠设置。
% ?- d7 G  |# r0 v
1 v) M3 A. A; ^. S9 `  ]" k

simhfc

在7.9.4版本里，即使在PCB里变更了层数，回到CES里，底部信息窗口显示的template仍然是最初的layer；
$ F, ]& v7 N/ W( C8 a
1 F" ?% c* E# \6 ~* I! ^6 L6 g! r比如最初采用了6 Layer template，后在PCB中增为8 Layer，打开CES，底部的Output窗口仍然显示 Layout Template: "6 Layer Template"；

虽不影响其他任何设计，但总觉得有点疙瘩，嘿嘿……

li_suny

simhfc 发表于 2013-4-28 13:48
在7.9.4版本里，即使在PCB里变更了层数，回到CES里，底部信息窗口显示的template仍然是最初的layer；

比 ...

这个信息是正确的！说明这个设计引用的模板（通常是在库里定义好的模板）。
0 o( ]# Z6 k- B2 O
0 j" b. ]2 w( X* l$ S6 H4 `无论后来设计变成了什么样子，包括层数、层叠结构、外框等，但最初引用的模板是不会变的。
  f( L! F# J% v* W7 g$ |! p相当于设计最初始的状态的记录。

simhfc

li_suny 发表于 2013-4-28 13:59
. p1 u/ ?* a/ y这个信息是正确的！说明这个设计引用的模板（通常是在库里定义好的模板）。
- t1 P3 A/ S0 n/ J
无论后来设计变成了什么样 ...

& d8 N3 L  M5 e, c1 S我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信息已经没有用处了，还不如显示与当前设计对应的信息；

! M8 c5 C4 R7 t8 j* q毕竟Stackup如果需要变更，在设计开始后不久、布线等工序完成之前就需要着手了，那样底层的变动，保留最初原始信息的意义不大。

li_suny

simhfc 发表于 2013-4-28 21:19
3 F" J+ r- b2 _- m我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信 ...

这个原始信息确实意义不大，所以我从来都没注意过{:soso_e120:}

simhfc

li_suny 发表于 2013-5-2 09:47
这个原始信息确实意义不大，所以我从来都没注意过

% |4 e0 J: K* E1 f
唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~{:soso_e118:}

cxt668

Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！