《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny

simhfc 发表于 2013-5-2 14:06
/ i, N# r; T9 f唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~

9 g% A& M* a3 N" o+ r0 I  X2 G( c/ `呵呵，这个，忽视它吧！

li_suny

cxt668 发表于 2013-5-3 20:23
Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！

/ e1 }! }6 y/ S% P, ~出一个*.kyn格式的网表就可以很方便地导入Expedition了。
7 W/ _: S' r6 a/ U' D# y关于教材你可以参考这个帖子：https://www.eda365.com/thread-86256-1-1.html
8 y: w# E0 Q9 Z3 a7 s6 E& H

simhfc

来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8000/Si9000的结果不一致，这是虾米情况？

li_suny

simhfc 发表于 2013-5-4 15:10
来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8 ...

# }4 |8 J2 l! o: y: KCES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基本是一致的。应该说SI8000里的设置更详细一些，但结果基本一致。
CES里的我没有比较过，还不好说。

simhfc

2 d* x' C' r  N: H: m- Q

li_suny 发表于 2013-5-6 09:20
1 j5 W- `& _2 g  R9 F) uCES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基 ...

% f8 x4 Q6 r1 U+ W1 ^, R8 p图中是两者的对照：

% a  I, `/ u- C+ ~5 S: kSi9000

+ c5 x; F. O2 D2 j
; Q" Q2 D) R  _, O" I; J
% j1 @8 r7 ?6 }% I" oCES Stackup
2 g- p; q. {; I$ ]/ ~2 j: n/ T

6 f- x8 _1 n, P/ B$ R2 fSi9000中，即使走线的上下宽度均为4，计算出的单端阻抗是58.88，与CES的56.9仍不相同，请问CES中的计算是否具备实用意义？还是只有参考价值？

li_suny

% U' m" x, K) b5 Z, Z% b

simhfc 发表于 2013-5-7 15:44
$ I' j2 O& U% Z& J* I! b9 z图中是两者的对照：

" ^& V; U: Y) ]& u8 O' [Si9000

你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

simhfc

li_suny 发表于 2013-5-7 17:25
你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

8 H+ m# L* U3 v, h2 v1 Z7.9.4的CES；

/ u1 J6 M; `3 `, n) c1 q. N2 [Metal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的Stackup中是否能得出几乎一致的结果？

li_suny

* w" e  N  m; O: f8 y+ X2 p% [

simhfc 发表于 2013-5-7 18:27
0 R/ M* n. L5 F( t7.9.4的CES；
, k8 s( V. b% b7 c5 m
Metal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的 ...

0 I5 P  V% C; {1 ]: \: C( [5 y
其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。
$ Q/ ]* _7 [$ b# U; w' v" O3 a- \2 X1.即使按照默认情况，两者的差别也仅有3.5%，应该是可以接受，因为生产过程中的误差比这个还要大（包括铜线宽宽度腐蚀、介质层厚度误差等等）。
6 a' T4 Y/ I4 h+ n7 R
2.那这种差别到底是何种原因造成的呢？我做了以下分析。

( M) m/ M. A" g  A& \首先看第一张图，当Signal层的Er=3.4的时候，Z0=56.9，当Er=1的时候，Z0=61，当Er=2.2的时候，Z0=58.6。
- g& b$ X+ A( e1 D+ E（Er=3.4可理解为Soldermask占据了整个Signal层，Er=1可理解为金属占据了整个Signal层，Er=2.2可理解为Signal层是个混合层。


9 c2 i+ G5 @9 Z9 j# w9 Z# [然后看第二张图，Signal层确实是个混合层，那么Er就不能按照某一个材料的来算了，也得均衡一下，最简单的就是做个平均。（3.4+1）/2=2.2。
综合看来，均衡后的更接近Si9000，估计Si9000应该是考虑了这种因素，但这个值其实是不定的，因为布线分布的情况不一而导致混合Er的差异，不过这种误差基本可以忽略。
( ]4 ], ~) y( h: H" z4 C: p' s

lalasa1987

差分线添加过孔的时候，怎么设置两过孔的间距？

simhfc

6 R2 j5 j3 b5 K4 j: ^* b

li_suny 发表于 2013-5-8 12:29
# f, `5 x6 j- a其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。 ...

% d- X# ~% z) E% E) y6 d8 n8 }
5 q7 \6 v+ x' t# l: m呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走到哪里，哪里的Er就是同一定值，我个人觉得……应该不能混合按比例计算吧；

Si9000中没有相关的比例参数，软件也不知道布线情况，应该不是预设比例计算的，我个人认为计算公式里本没有这个变量，呵呵……
7 k8 E6 u$ T% W; T1 V
介质层的Er有可能按照比例或厚度计算的，但那与导体层无关了；
, I: D& B5 T& t3 f4 O" l
也罢，既然Stackup的参数还是具有参考价值，以后就当作参考值了，能直接观察还是比较方便的；标准值或出给板厂的要求还是用Si8000/9000制作吧，多谢验证和探讨，辛苦！

li_suny

lalasa1987 发表于 2013-5-8 17:09
差分线添加过孔的时候，怎么设置两过孔的间距？

这个间距应该是在CES里设置的 Via to via的间距。

li_suny

simhfc 发表于 2013-5-8 17:47
( V. _- e6 E! f+ _; d* L7 ~% O呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走 ...

6 X$ Y$ R$ Z$ U" j8 u, T3 mEr是统一、一致其实只是一种理想的假定，实际上都是有差别的。

至于Er的混合算法也我曾经分析介质材料的成分时得出的结果，虽然不一定准确，还是有一定道理的。
例如介质材料中的106，1080，2116，7628等Er不同主要是因为所含树脂和玻璃纤维的含量比例不同而导致，Er本身也是混合而成的。
! p3 {( I# l$ J5 C) S1 J
) [# Z% I4 S, q$ x6 r$ ~欢迎讨论！

sduking

li_suny 发表于 2012-12-11 21:43
9 ~" }' ~0 h$ M) Y) J1.以前的公司不同阻值相同封装的电阻电容等器件是做成多个Part Number，即一一对应。
0 h9 n9 Y' l: _% k. X" G2 D2.现在这边建库确 ...

2 q% k, I9 e& z0 K; j" I我也遇到了这个问题，使用这种方法制作的器件，在调用的时候会出错误，ERROR： Unable to locate pin“R225-1” while attempting to connect pin to net "vcc" in the CES configuration
REMEMBER,the Common Database is not in sync with the schematic until Packager is run again under conditions that permit the direct updating of the Common DataBase.

simhfc

li_suny 发表于 2013-5-9 12:28
Er是统一、一致其实只是一种理想的假定，实际上都是有差别的。
# W9 J) V3 {* F( A" _
5 ]9 p% W! [/ @2 G( b0 h至于Er的混合算法也我曾经分析介质材料 ...

. Z% w# k" a  s: @是啊，只有介质的材料比例不同，或在生产加工的过程中发生形变，间距等参数变化，其Er才会变化，比如多层PP叠加后压合了，介质层增厚了，Er常数会升高；
3 {) r; u) @* }" h% s' H# O
但导体层（也就是我们常说的铜层）金属本身不存在介电概念，且在PCB压合中几乎不发生形变在，目前的常规计算模型里是不涉及的，所以在铜层那里Er应该是固定为1；
4 Q9 ~, }2 z. }3 F" T
$ {0 t& T/ x3 W0 m$ V如果有介质材料由于压合被“挤”入蚀刻铜层的间隙，那么需要重新计算介质层的厚度（也就是两个导体层的间距），而不能改动铜层的介电常数值；
" h! W0 o* |+ x
这只是我目前的看法，先停在这里，留待将来再讨论，呵呵……{:soso_e113:} 很感谢前辈抽时间回复讨论！

li_suny

+ t. o0 B: T# ~2 m0 C: S+ Y; e

sduking 发表于 2013-5-9 13:38
  Y7 e7 H/ K" n! X$ q我也遇到了这个问题，使用这种方法制作的器件，在调用的时候会出错误，ERROR： Unable to locate pin“R2 ...

这个问题我还真没有遇到过