《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny

simhfc 发表于 2013-5-2 14:06
* h1 A5 k% o8 Y; C, [( d. q唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~

* k5 F7 N0 G" O- k0 p呵呵，这个，忽视它吧！

li_suny

! k" }. |/ @3 k+ Z9 g/ `

cxt668 发表于 2013-5-3 20:23
3 N0 j8 l2 P5 m, ROrcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！

* P6 a/ l& _1 [
出一个*.kyn格式的网表就可以很方便地导入Expedition了。
) N5 F8 h: n' I3 G+ B$ O2 v: ]! `关于教材你可以参考这个帖子：https://www.eda365.com/thread-86256-1-1.html

simhfc

来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8000/Si9000的结果不一致，这是虾米情况？

li_suny

simhfc 发表于 2013-5-4 15:10
# Y) X6 G* P1 I9 d  K来问问li_suny先生， Mentor EE的CES Stackup里，阻抗值是如何计算出来的？ 相同的参数，其结果却总是与Si8 ...

CES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基本是一致的。应该说SI8000里的设置更详细一些，但结果基本一致。
CES里的我没有比较过，还不好说。

simhfc

li_suny 发表于 2013-5-6 09:20
CES Stackup应该是从HyperLynx里继承过来的（以前CES里并没有），我曾经将HyperLynx和 SI8000做过比较，基 ...

- z0 G1 k4 _1 z# i2 {9 f3 L图中是两者的对照：
  X" n4 ]6 h. X- a5 H
& c; h3 k! U! d* M3 ^Si9000


. M% k- y0 m7 X
CES Stackup


) E* s3 L* L: a; y1 s0 a) G7 }Si9000中，即使走线的上下宽度均为4，计算出的单端阻抗是58.88，与CES的56.9仍不相同，请问CES中的计算是否具备实用意义？还是只有参考价值？

li_suny

simhfc 发表于 2013-5-7 15:44
7 T/ M2 O8 z+ U图中是两者的对照：

" p7 B$ r3 h% y+ nSi9000

4 M- [8 Q: C, ^/ D4 L
* X) E+ T/ V$ m3 ^$ r你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

simhfc

li_suny 发表于 2013-5-7 17:25
& t. i5 J- {; l/ p  t6 f. p) B你用的是那个版本的CES？和我的不太一样，我的CES Signal层的Er不是Auto。

3 M5 J6 e1 N, f" b. X/ p3 Z7.9.4的CES；
$ f' J: V4 d7 H/ `! _* D
Metal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的Stackup中是否能得出几乎一致的结果？

li_suny

simhfc 发表于 2013-5-7 18:27
; _3 P- }5 H" G9 U9 Z* j+ i! h+ L7.9.4的CES；
$ b7 g. i* U+ P4 ~& A* s
Metal的Er几乎没影响，介质和阻抗的Er可修改就ok，请问你按照Si9000截图中的参数在CES的 ...

/ `5 h$ t$ N7 b; S1 ?2 Z; d! a' n
其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。
/ n) z8 h, g, v' j& P1.即使按照默认情况，两者的差别也仅有3.5%，应该是可以接受，因为生产过程中的误差比这个还要大（包括铜线宽宽度腐蚀、介质层厚度误差等等）。
- H( \8 o% O$ O
2.那这种差别到底是何种原因造成的呢？我做了以下分析。

5 t- L0 z5 `0 M2 m" b首先看第一张图，当Signal层的Er=3.4的时候，Z0=56.9，当Er=1的时候，Z0=61，当Er=2.2的时候，Z0=58.6。
' E/ g* V4 z4 g) `, k3 I7 p（Er=3.4可理解为Soldermask占据了整个Signal层，Er=1可理解为金属占据了整个Signal层，Er=2.2可理解为Signal层是个混合层。

% C( d( H" G7 Q$ N6 l( D  v
然后看第二张图，Signal层确实是个混合层，那么Er就不能按照某一个材料的来算了，也得均衡一下，最简单的就是做个平均。（3.4+1）/2=2.2。
* v. B7 B( i% ~综合看来，均衡后的更接近Si9000，估计Si9000应该是考虑了这种因素，但这个值其实是不定的，因为布线分布的情况不一而导致混合Er的差异，不过这种误差基本可以忽略。
' _1 v' U" f) Y
% G1 a7 Q* K" m1 m% p$ F" k$ N

lalasa1987

差分线添加过孔的时候，怎么设置两过孔的间距？

simhfc

$ W2 x* X/ C$ k

li_suny 发表于 2013-5-8 12:29
其实我的也不是完全一致，默认情况下和你的情况差不多。下面是我对这个问题的一点看法，不一定完全对。 ...

0 t: q* y4 H- ~9 M呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走到哪里，哪里的Er就是同一定值，我个人觉得……应该不能混合按比例计算吧；

# G6 }4 {: }( |/ r3 a! R; z2 sSi9000中没有相关的比例参数，软件也不知道布线情况，应该不是预设比例计算的，我个人认为计算公式里本没有这个变量，呵呵……
: R; f4 n; c/ `% @1 @# s
6 }/ x: H0 Y/ }介质层的Er有可能按照比例或厚度计算的，但那与导体层无关了；
$ `  H3 U  L- Z  W- t
& \9 e- U% m0 T9 [# b4 H6 |% P3 L3 a( i也罢，既然Stackup的参数还是具有参考价值，以后就当作参考值了，能直接观察还是比较方便的；标准值或出给板厂的要求还是用Si8000/9000制作吧，多谢验证和探讨，辛苦！

li_suny

lalasa1987 发表于 2013-5-8 17:09
# n- B% ~' a  H6 n, I% f8 N差分线添加过孔的时候，怎么设置两过孔的间距？

# ?$ i$ H( [$ \+ e1 a
6 b3 S$ a; I3 `9 ?这个间距应该是在CES里设置的 Via to via的间距。

li_suny

simhfc 发表于 2013-5-8 17:47
/ p  ?; s. }/ Y% y. r: r* r+ Q8 ^呃…… 通常所说的阻抗，都是指金属导体的走线的阻抗，也就是说金属导体的Er必然是统一、一致的，布线走 ...

% l. y3 k  |& y7 {% EEr是统一、一致其实只是一种理想的假定，实际上都是有差别的。

2 k- `/ P3 j* d! A至于Er的混合算法也我曾经分析介质材料的成分时得出的结果，虽然不一定准确，还是有一定道理的。
1 n$ |: `4 m) z- V5 C' w例如介质材料中的106，1080，2116，7628等Er不同主要是因为所含树脂和玻璃纤维的含量比例不同而导致，Er本身也是混合而成的。
$ n, o% J; c8 z$ S3 J$ F
欢迎讨论！

sduking

li_suny 发表于 2012-12-11 21:43
1.以前的公司不同阻值相同封装的电阻电容等器件是做成多个Part Number，即一一对应。
2.现在这边建库确 ...

我也遇到了这个问题，使用这种方法制作的器件，在调用的时候会出错误，ERROR： Unable to locate pin“R225-1” while attempting to connect pin to net "vcc" in the CES configuration
- |7 y8 q  H3 o/ c1 @  K9 N7 u, N0 CREMEMBER,the Common Database is not in sync with the schematic until Packager is run again under conditions that permit the direct updating of the Common DataBase.

simhfc

0 I+ @4 i. r* s

li_suny 发表于 2013-5-9 12:28
7 f% X9 O+ B' REr是统一、一致其实只是一种理想的假定，实际上都是有差别的。
# Q9 T- i8 i7 h
至于Er的混合算法也我曾经分析介质材料 ...

是啊，只有介质的材料比例不同，或在生产加工的过程中发生形变，间距等参数变化，其Er才会变化，比如多层PP叠加后压合了，介质层增厚了，Er常数会升高；
# `7 _! R2 D+ ~* H$ b* ~5 K9 x
但导体层（也就是我们常说的铜层）金属本身不存在介电概念，且在PCB压合中几乎不发生形变在，目前的常规计算模型里是不涉及的，所以在铜层那里Er应该是固定为1；
: @; n3 l+ M* u9 N% U; p
如果有介质材料由于压合被“挤”入蚀刻铜层的间隙，那么需要重新计算介质层的厚度（也就是两个导体层的间距），而不能改动铜层的介电常数值；

这只是我目前的看法，先停在这里，留待将来再讨论，呵呵……{:soso_e113:} 很感谢前辈抽时间回复讨论！

li_suny

' B. `% }$ Z9 h8 |/ m

sduking 发表于 2013-5-9 13:38
0 e# i, ~8 Y2 L3 ]6 `我也遇到了这个问题，使用这种方法制作的器件，在调用的时候会出错误，ERROR： Unable to locate pin“R2 ...

4 E& X4 x% F/ y2 G. P" S
5 ?" G: L2 d  p! G% d' L3 a# @这个问题我还真没有遇到过