关于FPGA中的DDR3设计

ych634227759 · 发表于 2013-12-9 21:07

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想请教大神关于FPGA手册中的这2个句子有什么区别吗？一个是4:1 Memory Controller，还有一个是2:1 Memory Controller。

超級狗 · 发表于 2014-4-8 08:25

4:1 ratio between FPGA core and I/O clock rate.

詳見下列 Xilinx Virtex 7 技術文檔！

zhang164534 · 发表于 2015-6-29 18:55

超級狗发表于 2014-4-8 08:34
3 @# u$ I8 T2 N; [% s0 i: m另一篇 Xilinx 7 Series 的技術文檔︰
/ F0 W l# |% b, UClock and data rate adaptation between the I/O signals and the ...

版主，关于FPGA的硬件设计有2个问题不明白，还望指教：
问题1 ：使用FPGA外挂DDR2的时候，可否使用通用IO口连接？？（专用的一路DDR接口已经用了，可是还需要外挂2个呀）
问题2 ：查看过很多的XILINX的FPGA硬件电路图，发现其VCCO_#都没有放置小的去耦电容（例如104电容），而是同一个BANK的多个VCCO_#引脚放置一个大电容（例如100uF、50uF等等），难道，这些引脚内部集成了去耦电容吗？？datasheet中怎么没有找到相关容呢？？求指教，多谢论坛大神。。感谢感谢

part99 · 发表于 2013-12-10 09:17

ych634227759 发表于 2013-12-9 20:13+ B2 j+ Y y M f6 Y3 |" M5 E
非常感谢您的回答，我想问下Xilinx最新推出的Kintex 7系列的FPGA能输出533MHz的时钟给DDR3工作，让它的读 ...

我觉得这个速度不高，按照它的工艺，ddr3-1600也没问题，只是，他们可能认为1066的带宽已经足够用了而已。

ych634227759 · 发表于 2013-12-9 21:08

本帖最后由 ych634227759 于 2013-12-9 21:10 编辑

的

ych634227759 · 发表于 2013-12-9 21:09

part99 · 发表于 2013-12-10 07:08

DDR控制器复用，可以接不同的类型内存。

ych634227759 · 发表于 2013-12-10 09:13

part99 发表于 2013-12-10 07:08
# j; q( p% R' D! ]3 qDDR控制器复用，可以接不同的类型内存。

非常感谢您的回答，我想问下Xilinx最新推出的Kintex 7系列的FPGA能输出533MHz的时钟给DDR3工作，让它的读取速率达到1066Mbps呢？？这个时钟是不是有点高了？？？？

xanthecrab · 发表于 2013-12-12 17:58

K7 FPGA不同速率等级支持的DDR3速率存在不同，HR和HP Bank支持的速率也不一样。在支持到1600速率的时候，其IPCore不支持dual Rank的8GB容量DIMM条。在K7的DDR3这里有很多坑啊，建议认真看它的手册。我被埋在坑里很长时间了……

ych634227759 · 发表于 2013-12-12 18:53

xanthecrab 发表于 2013-12-12 17:58. ^' w" f" F1 w( L; {; e$ |
K7 FPGA不同速率等级支持的DDR3速率存在不同，HR和HP Bank支持的速率也不一样。在支持到1600速率的时候，其 ...

非常感谢您的回答，有空一起交流，我也在搞K-7设计，我QQ：634227759

ych634227759 · 发表于 2014-4-7 23:38

xanthecrab 发表于 2013-12-12 17:58
. @- v4 r' ^: z6 |K7 FPGA不同速率等级支持的DDR3速率存在不同，HR和HP Bank支持的速率也不一样。在支持到1600速率的时候，其 ...

请问您的板子调试完了吗？我现在设计差不多了，可以有空交流交流吗？感激不尽！

超級狗 · 发表于 2014-4-8 08:34

另一篇 Xilinx 7 Series 的技術文檔︰
Clock and data rate adaptation between the I/O signals and the Memory Controller logic because the FPGA core clock frequency is either 1/2 or 1/4 of the I/O clock.

lvsy · 发表于 2014-4-8 11:50

2：1和4：1是memory（比如DDR3）的时钟频率和memory控制器频率之间的比率，这样可以降低memory用户接口的最高时钟频率。2：1的比率下，用户接口的数据总线宽度是memory的4倍，4：1的比率下，用户接口的数据总线宽度是memory的8倍。

ych634227759 · 发表于 2014-4-9 08:45

超級狗发表于 2014-4-8 08:25* p5 \$ J$ `! W! o) T) W, S
4:1 ratio between FPGA core and I/O clock rate., P# F9 Y2 Z$ \0 P4 V/ u
% k' `- B& o1 M- e2 {# z& y. ^- |) c. F
詳見下列 Xilinx Virtex 7 技術文檔！

非常感谢！