关于FPGA中的DDR3设计

kuochiang

感謝分享~~

zhang164534

超級狗 发表于 2014-4-8 08:34
. l9 P! S% h+ E% |( q* X" ?另一篇 Xilinx 7 Series 的技術文檔︰
) S9 n3 \8 X* G: uClock and data rate adaptation between the I/O signals and the  ...

版主，关于FPGA的硬件设计有2个问题不明白，还望指教：
' j3 f8 S8 b. C- R, C% S: h" j问题1 ：使用FPGA外挂DDR2的时候，可否使用通用IO口连接？？（专用的一路DDR接口已经用了，可是还需要外挂2个呀）
问题2 ：查看过很多的XILINX的FPGA硬件电路图，发现其VCCO_#都没有放置小的去耦电容（例如104电容），而是同一个BANK的多个VCCO_#引脚放置一个大电容（例如100uF、50uF等等），难道，这些引脚内部集成了去耦电容吗？？datasheet中怎么没有找到相关容呢？？求指教，多谢论坛大神。。感谢感谢

三羊3

非常感谢！

zhang164534

zhang164534 发表于 2015-6-29 18:55
5 Y0 s/ a& v( |3 R3 y5 k) g版主，关于FPGA的硬件设计有2个问题不明白，还望指教：
- R: k: H; Q2 P1 M! ]+ s2 r问题1 ：使用FPGA外挂DDR2的时候，可否使用通用I ...

额，，我说的也不是这个帖子的内容，，只是最近做设计碰到了类似的问题，，伤脑筋呀，，用的片子是Zynq 7000，，

ll00183298

感觉好高深