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[仿真讨论] DDR3差分时钟端接问题

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1#
发表于 2013-8-28 22:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
(1)在一个设计中,CPU挂了2个DDR3,差分时钟信号SCK和SCK#,走线拓扑结构为T型,原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻(SCK上为R1,SCK#上为R2,跟着它们之间跨接一个C1=10pF电容(原理图备注,此电容根据实际情况选贴200R,240R,10pF或不接等选择)。
( f" U" }9 [& n9 S+ j/ E(2)SCK和SCK#的PCB走线上,串接电阻R1和R2和跨接电容C1相邻放置,且在T型拓扑的分叉点处,它们距离CPU端大约25mm;分叉点距离1#DDR3和2#DDR3的距离几乎相等,大约都为12mm。+ f+ i7 V, `' E" |/ Q$ ]" W
(3)SCK和SCK#要求板厂做100R的阻抗。
* E9 _8 @5 q( Z& e% t/ v/ J
/ ~0 e* V$ b5 Y& x) e9 |问题:  c2 n/ k) F) ]- _9 V4 o0 {4 E
1.差分时钟SCK和SCK#之间跨接电容(或电阻)C1的具体作用是什么?它应该怎样取值?
" n/ d2 h8 L: G) J' Q2.为什么是做100R的阻抗,而不是50R?
. q6 `( J  P% J3 g% G$ ]" e; P! y7 S) x
- f$ F$ h( B; [

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发表于 2018-11-6 11:26 | 只看该作者
godgyan 发表于 2018-9-27 15:33
, L6 t$ m- m; N3 w这是哪个规范?

6 x& k5 Q8 I. ]* A# S( W看这里9 |: ^. f9 W7 _
: G! a7 p: w% i5 L( _, q  U& t

4_20_19R22A.pdf

2.31 MB, 下载次数: 120, 下载积分: 威望 -5

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受教了,多谢分享  详情 回复 发表于 2024-9-2 10:52
支持一下,下载来看看  详情 回复 发表于 2022-7-19 15:32
支持!: 5
  发表于 2021-8-12 09:19
感谢分享!!  详情 回复 发表于 2020-7-10 10:52
非常感谢  详情 回复 发表于 2019-4-18 13:43

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发表于 2018-8-10 10:18 | 只看该作者
规范要求查分电容是2.2PF,靠近源端. @4 J- ~/ S& J: Y7 j7 {/ T. v

6 a1 Z$ _; q) ~6 e" b$ P; |3 U+ M: C

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感谢分享  详情 回复 发表于 2020-7-21 10:09
这是哪个规范?  详情 回复 发表于 2018-9-27 15:33

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发表于 2013-9-6 12:01 | 只看该作者
dck 发表于 2013-9-6 09:05
) C7 ^& l; G& C哦,走线拓扑结构一样吗?我的是两片DDR3,时钟差分走T型拓扑,主控到分叉点大约25mm;分叉点距离1#DDR3 ...

9 ?2 ]9 G$ F7 _% p* A7 N) E3 q1 ^我们这边设置也是T型,主控到分叉点为40mm,分叉点距离两个DDR3大约各10mm,你怎么知道总线跑多少频率的呢?是在uboot设置的么?你DDRC最大多少频率?

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2#
发表于 2013-8-28 22:29 | 只看该作者
忽然我都蒙了,发觉似乎有很多人会在 CK 与 CK#的端接电阻上又并一个电容,我的设计重来不用并电容,真的不知道原理何在,到底是为什么呢?

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3#
发表于 2013-8-30 16:42 | 只看该作者
电容本意应该是想去除回沟,频率低时也许有用,但DDR时钟不建议用电容,会减缓边沿转换时间,可能导致采失效。

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4#
 楼主| 发表于 2013-8-30 17:59 | 只看该作者
今天查出来,跑不高的原因有可能是固件问题。

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5#
 楼主| 发表于 2013-8-30 18:01 | 只看该作者
joshuafu 发表于 2013-8-30 16:42" G/ {$ a  @, k! o" e3 @
电容本意应该是想去除回沟,频率低时也许有用,但DDR时钟不建议用电容,会减缓边沿转换时间,可能导致采失 ...
9 g3 }4 A4 R6 y3 |0 C
去除回沟,是什么意思?

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6#
发表于 2013-9-5 14:31 | 只看该作者
我们公司做的DDR3就上拉一个120R电阻,再下拉一个120R电阻,就可以了。

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7#
 楼主| 发表于 2013-9-6 09:05 | 只看该作者
梧桐树2012 发表于 2013-9-5 14:31& _9 b( j9 Q0 x& W
我们公司做的DDR3就上拉一个120R电阻,再下拉一个120R电阻,就可以了。
/ @* K! L/ v: _0 X& L# j
哦,走线拓扑结构一样吗?我的是两片DDR3,时钟差分走T型拓扑,主控到分叉点大约25mm;分叉点距离1#DDR3和2#DDR3的距离几乎相等,大约都为12mm。
. h( c' }4 i. c# t: R1 O( @6 v- R: a( Q
1 d2 j+ l; e3 ]$ [5 ]$ w0 G/ D
现在我的还跑不是很高,通过软件修改ODT的配置也只跑360MHz。

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9#
 楼主| 发表于 2013-9-6 18:08 | 只看该作者
梧桐树2012 发表于 2013-9-6 12:010 V3 A& m5 F. K, \; s9 |5 g# z
我们这边设置也是T型,主控到分叉点为40mm,分叉点距离两个DDR3大约各10mm,你怎么知道总线跑多少频率的 ...

% l- |7 N( M, h+ r% u* s/ ^6 p使用内存稳定性测试工具memtester,看能跑到多高速度。
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    发表于 2013-9-14 09:12 | 只看该作者
    梧桐树2012 发表于 2013-9-5 14:31
    : I7 o& p% z) Z  o# B! ~0 e! p7 G% Y4 q/ z6 L4 M我们公司做的DDR3就上拉一个120R电阻,再下拉一个120R电阻,就可以了。. K$ ^" Z& V) p5 j5 E8 D8 T7 b9 A; p, z' s" @, [5 w
    哦,走线拓扑结构一样吗?我的是两片DDR3,时钟差分走T型拓扑,主控到分叉点大约25mm;分叉点距离1#DDR3和2#DDR3的距离几乎相等,大约都为12mm。! K3 Z4 n  D% a, }0 {. p& U+ ^! T: g6 a
    & j& c9 ?% w. v8 g" S
      I9 o  O* o9 c4 i/ M6 L- {* J- U4 L) ]" n3 ?8 D/ l/ S- [3 w, x. v( C9 w, v
    现在我的还跑不是很高,通过软件修改ODT的配置也只跑360MHz。   l0 L; H8 p5 i! k

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     楼主| 发表于 2013-9-14 10:04 | 只看该作者
    多宝258 发表于 2013-9-14 09:12. w% N7 h3 @/ |1 g# I/ P
    梧桐树2012 发表于 2013-9-5 14:315 S- A+ f/ `  e9 C4 w1 f. ^8 ^2 p4 V, i
    ! ~0 e! p7 G% Y4 q/ z6 L4 M我们公司做的DDR3就上拉一个120R电阻,再 ...

    6 ]; T; i7 |" S0 R+ `" f$ N放置在什么位置?
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    发表于 2018-9-27 15:33 | 只看该作者
    毛豆盛宴 发表于 2018-8-10 10:18
    2 p6 L7 n5 E/ j7 V; T: |! f规范要求查分电容是2.2PF,靠近源端
    1 d6 _4 W0 X: [& \
    这是哪个规范?. h* o: R8 z% G4 a2 J1 P

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    看这里  详情 回复 发表于 2018-11-6 11:26
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