FPGA控制DDR2，引脚处理，很棘手的问题

大胡子 · 发表于 2012-12-26 19:24

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最近做了一款用FPGA控制DDR2的电路板，出现了一棘手问题，望各位大师指教！
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" @4 i9 {. g# f( P    问题：电路板已经投产了，但是发现DDR2的一部分DQ/DQS/DQM引脚没有分配到FPGA相应的DQ/DQS/DQM引脚上，导致电路板白做了，是否有其他方法可以补救？
8 Y- ~2 t  F% ~+ P: N3 V6 s' A0 a    9 @7 K7 s/ S' S8 Z1 V8 H
   我在网上看到有以下说法：
6 z; Z/ T) Y' o' H% }8 @0 o" p! ?    法一：自己重新设计一个DDR控制器，这个比较难，而且时间不允许，放弃；如果走运的话，可以在网上找到别人贡献的DDR控制器，做一下修改可以的。根据本人经验，这个对于altera系列的来说，还真是少，有strrixt系列，但是cyclone系列那就比较悲剧了，大部分都是Xilinx的。全凭个人人品啦6 f& @+ N9 w+ }: k* v
   法二：重新设计PCB，这个是没有办法的，建议先配置DDR控制器，这样就可以根据FPGA来调整PCB，并且回想调整直到满意为止。2 f* p% n' D# g* r. A% |

* r6 f) c- {7 g9 u" S# l

jimmy · 发表于 2012-12-26 20:06

只能是重新设计PCB了。

xiaoyilong2010 · 发表于 2012-12-26 20:11

不会吧，这么严重的问题，原理图检查不出来

jimmy · 发表于 2012-12-26 20:14

xiaoyilong2010 发表于 2012-12-26 20:11 8 ?' L% D! {6 o3 o
不会吧，这么严重的问题，原理图检查不出来

关键是pcb设计师也没发现出来，真是大意了

大胡子 · 发表于 2012-12-27 18:48

引脚分配不对，FPGA也编译不过，讨论好久，只能是重做pcb，看到贴的哥们千万不要走我的路哦，否则你会想死。

大胡子 · 发表于 2012-12-27 19:14

jimmy 发表于 2012-12-26 20:14 1 |' q+ W& b5 \
关键是pcb设计师也没发现出来，真是大意了

还是这个问题，请教jimmy 帮我解答一下，先谢啦！
1.fpga控制ddr2，引脚分配必须是DR2的DQ/DQS/DM引脚对应FPGA的DR2的DQ/DQS/DM引脚吗？
2.如果按1中说的对应，FPGA的Bank3有三个DQS，分别为DQS1B、DQS3B和DQS5B，是否也要求每组DQ都要和各自对应的DQS配对，即DQS1B应该和DQ1B为一组，DQS3B应该和DQ3B为一组，DQS5B应该和DQ5B为一组。
3.假设ddr2用了FPGA的两个bank，并且这两个bank的引脚没有用完，空引脚怎么处理？我看过有的开发板接1.2V,是否可以不接？
希望各位大师能够解答，对你有用哦。

大胡子 · 发表于 2012-12-27 19:18

大胡子发表于 2012-12-27 19:14 ( m# x1 S4 k- E0 D; t$ a
还是这个问题，请教jimmy 帮我解答一下，先谢啦！- k6 A d9 }6 k$ z% _
1.fpga控制ddr2，引脚分配必须是DR2的DQ/DQS/DM引脚对 ...

刚才写错了，重新修改了。
还是这个问题，请教jimmy 帮我解答一下，先谢啦！
1.FPGA控制DDR2，引脚分配必须是DDR2的DQ/DQS/DM引脚对应FPGA的DQ/DQS/DM引脚吗？
2.如果按1中说的对应，FPGA的Bank3有三个DQS，分别为DQS1B、DQS3B和DQS5B，是否也要求每组DQ都要和各自对应的DQS配对，即DQS1B应该和DQ1B为一组，DQS3B应该和DQ3B为一组，DQS5B应该和DQ5B为一组。
3.假设ddr2用了FPGA的两个bank，并且这两个bank的引脚没有用完，空引脚怎么处理？我看过有的开发板接1.2V,是否可以不接？
希望各位大师能够解答，对你有用哦。

pengkuo123 · 发表于 2012-12-27 23:40

既然板子都做了，也不能浪费，可以用来调试嘛，假设ddr2用了FPGA的两个bank，并且这两个bank的引脚没有用完，空引脚可挑选比较好的pin点比如GC或CCpin点先飞细线后再贴芯片，但要找高手干。

jimmy · 发表于 2012-12-28 16:09

大胡子发表于 2012-12-27 19:18
% K, \% V0 s' N4 C& b" `* B- F刚才写错了，重新修改了。# W: Z4 O2 J. j. o( w$ ?
还是这个问题，请教jimmy 帮我解答一下，先谢啦！
6 j+ D) p6 A. F6 u1.FPGA控制DDR2，引脚分配 ...

1.FPGA控制DDR2，引脚分配必须是DDR2的DQ/DQS/DM引脚对应FPGA的DQ/DQS/DM引脚吗？

Q1：对。尽量参照FPGA本身的管脚配置,这样你在软件配置时也比较方便，不用再重新核对管脚分配。

2.如果按1中说的对应，FPGA的Bank3有三个DQS，分别为DQS1B、DQS3B和DQS5B，是否也要求每组DQ都要和各自对应的DQS配对，即DQS1B应该和DQ1B为一组，DQS3B应该和DQ3B为一组，DQS5B应该和DQ5B为一组。

Q2: DDR2的DQS应为两根。你可将这个芯片的datasheet(相应的页数标出来）上传，大家一起讨论。

3.假设ddr2用了FPGA的两个bank，并且这两个bank的引脚没有用完，空引脚怎么处理？我看过有的开发板接1.2V,是否可以不接？
希望各位大师能够解答，对你有用哦。

Q3：空引脚可以留一些出来方便调试（前提以不影响布线空间为主）原理图上可以为这些引脚加上测试点。

血夜凤凰 · 发表于 2013-1-12 19:54

设计的时候先看哪个最重要既然已经出问题了那经验行业惯例只好停下来修正掉问题否则还不得天天吃苦头而且底下的操作者也会埋怨你的设计原理的硬件责任很重当然他们只看好象有那根原理线就算正确了 PCB工程师也是很累的画错一条线路就得完蛋还要分优先级画的那个都是经验换来的还要很杯具的自己制作很严格的制作说明用来和板厂沟通用上八线下八线中心抽两头就这样想好了哪管什么原理问题如果你说的忘记分配了那要看是原理图没有这根线还是你PCB没有NETLIST 如果你PCB 比对的时候没有这个原理比对错误那么PCB工程师无责任如果原理图上面没有那么硬件倒霉如果画出来的东西外壳不行了那结构该罚不就行了老想这么多干什么啊你说的那个没有分配的到底是什么是不是你没导进PCB里如果那样那么LAYOUT工程师就倒霉了月底真的要被扣钱祝你好运

血夜凤凰 · 发表于 2013-1-12 19:56

还有楼主你那儿的工程审核或者是说设计审核部的那些一审二审在干什么啊这种板子真的在样板的时候就应该修正掉的一般公司都要有审核的就是PCB电路板设计审核原理图问题只要抓硬件工程师就行了

血夜凤凰 · 发表于 2013-1-12 19:59

如果真的是快定稿的时候再出设计变更那样所有人都得仔细核对的不是官僚真的这个不审核真得出漏子去过的任何公司都得有专人审核的

血夜凤凰 · 发表于 2013-1-12 20:01

你肯定没有做PCB与原理图对比就直接发PCB去做板子了那个技术小组里就得先审核样板的不然任何公司都有抓实际生产的那一环节的到时候出毛病他们得把你给扒皮的

血夜凤凰 · 发表于 2013-1-12 20:02

不是教你推责任可是你得做PCB与原理图对比的到时候就可以看清楚到底有没有问题当时偷懒后面一堆问题他们还不得把你给啃掉了因为你出问题只是一块小图纸的问题他们出问题那是大麻烦的而且他们是信任你画的图纸的所以自己下一板小心点

血夜凤凰 · 发表于 2013-1-12 20:05

因为PCB工程师或者就是LAYOUT出的就是一张图纸但是后面就是复数类的共性PCB板子所以自己脑子里要有概念别一不小心出事后别人肯定得找你麻烦自己前期工作做好后面最好有审核就不会出漏子

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