时钟缓冲器layout走线是否要等长问题请教

五个国王

如下图所示，CDCLVC1104PWR给4个器件提供25Mhz时钟信号，发现layout时位置不太好摆放在四个器件的中心对称位置，请教一下各位大佬，该时钟信号的layout需要等长吗
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huo_xing

五个国王 发表于 2025-6-24 13:07
; ?; z, `: f' }' n. B: c6 h& t4 U! S好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学 ...

上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计规范都有。高级的还有si和pi。常规fr4板材传播延时167ps/inch。按这个值针对你这个50M信号就算没有设计要求也可以大概评线长了。
50M对应信号周期20ns，pcb布线误差按1000mil算，160ps延时相对于20ns是不是可以忽略？
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myiccdream

" O' O( Y- j/ K5 ^& h+ C0 P& t

五个国王 发表于 2025-6-26 16:27
" u7 \/ q) E1 J5 _$ U4 \谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都 ...

你是MII ，可以不做，但是对于layout来说，算不上什么为难，等长没那么麻烦，分分钟的事情。
而且对于一个做硬件的来说，如果没有把握的事，就要按照最严格的要求去做，我们不是软件，可以天天debug，
硬件改一次版 那可是老板的嫌弃 和money的支出
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RMII 的要求看这个地方，
' S1 _! p- T$ a; s: R0 P4 C% H. s4 ~9 i9 Vhttps://www.intel.cn/content/www ... phy-interfaces.html


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Dc2024101522a

五个国王 发表于 2025-6-26 16:28
  Q+ f) ^. B) d0 T: x9 t! p+ I时钟不用等长吗？我让对接的同事难做了

不是啊，有时序要求才需要做等长，而Xtal是芯片总时钟，这个时钟没有必要等长，在一些大型设备中，如果没有时钟同步的需求，经常是一个芯片配一个晶体，哪怕有时钟同步的需求，也不需要强制等长。而像MII、RMII这种做等长是指做组内等长，也就是时钟和信号线等长控制一定长度，以确保建立保持时间满足要求。


你需要搞清楚芯片的Xtal时钟和信号clock时钟之间的区别。
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五个国王

附图，谢谢

五个国王

图片上传，截图好像不能直接粘贴

myiccdream

要不要等长，要看你下一级器件有没有需求时钟同相位
/ l: H' u% \$ B0 w3 S2 _0 @你这里面的F28388 和ENET_PHY 是走RMII？ 那你还是 等长吧

五个国王

myiccdream 发表于 2025-6-24 10:11
要不要等长，要看你下一级器件有没有需求时钟同相位
你这里面的F28388 和ENET_PHY 是走RMII？ 那你还是 等 ...

! A# f6 `  C" X+ w/ @谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚
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huo_xing

要看你实际应用。pcb等长除了时序匹配，其他的都是坏处。

myiccdream

五个国王 发表于 2025-6-24 10:50
谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

3 u1 c0 w- `( L: v7 [' x8 Y25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行，等版主来解答吧




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huo_xing

五个国王 发表于 2025-6-24 10:50
谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是50M，有等长要求的。但是pcb稍微意思意思就行了，误差放到500mil都不会出问题的。基本可以不做
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五个国王

huo_xing 发表于 2025-6-24 12:02
2 P' G1 w: }6 h* O6 N5 I; [1 P- u搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是 ...

好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学习看看
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五个国王

myiccdream 发表于 2025-6-24 11:32
25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行 ...

谢谢解答

五个国王

huo_xing 发表于 2025-6-24 13:21
上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计 ...

. Q. l+ r: j. p就是找了外包公司，不过现在的外包也是初中级工程师来画，后面才是他们大佬来审核吧，他说他也不太懂，只是觉得等长做不到

Dc2024101522a

大家是不是不在一个频道上？评论中的时钟究竟是芯片XTAL时钟，还是rmii中的CLK时钟信号？楼主说连的是mii，mii不需要外部时钟，如果是RMII，那需要的时钟是50Mhz，这和原理图都对不上吧

) g; `9 m* B8 n& y1 m" M: a; g  J9 c如果我没有理解错误的话，这个CDCLVC1104PWR芯片后面出的时钟只是一个25Mhz时钟，是给芯片XTAL时钟，这个时钟不需要做等长啊

超級狗

( O; A3 x/ R9 H, a4 W
: I) H/ u0 n( p; G8 M( F大家的建議已經足夠，狗弟只是分享一個經驗。

7 b2 J+ t9 f9 ~0 t! X2 h1 FClock Buffer 能讓輸出的時鐘都同相位，對於時脈需要精準同步的應用非常有用。

4 H. n6 o( V$ g7 J' L  n但多路時鐘卻是實打實的方波在板子上面跑。（雖然有的已經有 Slew Rate Control 抑制輻射）
' J$ g: S7 V! y% Q* I# {
很久以前，有位同事用了之後，EMI 改到懷疑人生。
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五个国王

超級狗 发表于 2025-6-26 09:06
3 y- P' b4 F# L/ n' X- j大家的建議已經足夠，狗弟只是分享一個經驗。

0 Y. @1 ]( D" {8 a- ~3 y  PClock Buffer 能讓輸出的時鐘都同相位，對於時脈需要精準 ...

谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都行