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求教:DDR3走线,同一网络如果由细变粗的走法,是否允许?

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 楼主| 发表于 2025-2-25 15:17 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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  • TA的每日心情
    开心
    2025-1-23 15:05
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    [LV.4]偶尔看看III

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    发表于 2025-2-25 20:09 | 只看该作者
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  • TA的每日心情
    开心
    2025-4-3 15:48
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    [LV.8]以坛为家I

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    发表于 2025-2-25 15:35 | 只看该作者
    本帖最后由 Greatcomic 于 2025-2-25 16:02 编辑
    * V4 F/ J4 Z2 c1 ]
    " B3 `, G! o' i- F- n! i: g- VDDR3的走线要求控制特性阻抗,比如单端50欧姆或差分100欧姆。如果线宽变化,特别是突变的话,会导致阻抗不连续,从而产生反射,影响信号质量。因此,在高速信号布线中,通常建议保持线宽一致,以维持阻抗的连续性。如果必须改变线宽,需要使用渐变的方式,即线宽逐渐变化,而不是突然变化,这样可以减少阻抗的突变。这样阻抗的变化也会比较缓和,减少反射的影响。但即使这样,仍然需要计算或仿真来确认这种变化是否在可接受的范围内。
    " L: U/ ]$ @" v! J* j  Y另外,还要考虑走线长度的问题。DDR3通常需要严格的等长匹配,不同线宽可能会影响传播延迟,虽然线宽变化对延迟的影响可能较小,但也不能完全忽略。此外,线宽变化的位置是否在关键路径上,比如靠近驱动端还是接收端,可能影响程度不同。通常,靠近接收端(如DDR芯片)的信号完整性更为敏感,因此在这个区域改变线宽可能风险更大。还有,线宽的变化是否会影响串扰?更宽的线间距如果不变,可能会增加与其他信号线的耦合,但更细的线宽则可能减小。不过这个影响可能相对较小,尤其是在布线层间距固定的情况下。但需要综合考虑周围走线的情况。 总结一下,同一网络由细变粗的走法必须谨慎处理,确保阻抗变化最小化,并且通过仿真或计算验证其影响。如果线宽变化不可避免,应采用渐变的方式,并尽量将变化区域放在对信号完整性影响较小的位置,比如远离芯片引脚或靠近驱动端的地方。同时,需要保证整体走线长度满足等长要求,并注意其他可能影响信号的因素,如过孔、参考平面变化等。2 l% G. m6 W' O& W1 o5 ?; l
  • TA的每日心情
    开心
    2025-3-27 15:54
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    [LV.4]偶尔看看III

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    发表于 2025-3-5 15:17 | 只看该作者
    本帖最后由 pigdragon 于 2025-3-5 15:21 编辑 * V( J' ^5 U: i# ?
    2 N; Q& }4 j9 W8 T
    我也是仿真新手,我觉得有时间和精力的话做个仿真验证一下,上面各位大拿说ddr3没啥问题,我是打算抽空把ddr3,ddr4这些仿真都做一下,对比对比其中的差别,有感性认识的话就在做事的时候心里有尺度,要不总是感觉不知深浅.还有一点,如果想要在pads里面控制线的渐变的话可以建一个虚拟的器件,其pad有2个,画一个铜皮一边是窄的比如3mil一边是宽的比如5mil,两个pad一个是3mil一个4mil,在原理图上将其串联在总线上,然后在pcb上根据需要适当摆放其角度就可以.

    该用户从未签到

    5#
     楼主| 发表于 2025-2-25 15:19 | 只看该作者
    图片上传如下
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  • TA的每日心情
    开心
    2025-4-3 15:48
  • 签到天数: 280 天

    [LV.8]以坛为家I

    6#
    发表于 2025-2-25 15:39 | 只看该作者
    可以在导线直线段切换线径,并加泪滴
    5 G7 k) \* z. E5 b: I

    1740468911606.jpg (29.2 KB, 下载次数: 3)

    1740468911606.jpg

    该用户从未签到

    7#
     楼主| 发表于 2025-2-25 15:54 | 只看该作者
    这个是DDR3,要高频走线。线组细变化对信号会不会有影响。

    该用户从未签到

    8#
    发表于 2025-2-25 17:29 | 只看该作者
    没什么问题的
  • TA的每日心情
    擦汗
    2024-5-14 15:27
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    [LV.1]初来乍到

    9#
    发表于 2025-2-25 18:02 | 只看该作者
    没啥问题,bga出线很常用,但是需要注意颈缩长度

    点评

    阿里狗可以设置长度,PADS不行,AD不清楚。其实也没必要设置,尽量短就行。ddr3 clk dqs我都颈缩过,没出现啥大问题。 我看您发的图片,我个人做法是避免铺铜  详情 回复 发表于 2025-2-26 09:53
    neck长度cm可以设置吗?drc可以检查吗?  详情 回复 发表于 2025-2-25 19:34

    该用户从未签到

    10#
    发表于 2025-2-25 19:34 | 只看该作者
    wen11902 发表于 2025-2-25 18:023 Z& V& H, C: P  E. L
    没啥问题,bga出线很常用,但是需要注意颈缩长度
    , z' O$ |7 D# z
    neck长度cm可以设置吗?drc可以检查吗?
    % _( W3 l# E# c  E* ]  M- m7 {
  • TA的每日心情
    奋斗
    2019-11-21 15:17
  • 签到天数: 1 天

    [LV.1]初来乍到

    11#
    发表于 2025-2-26 08:44 | 只看该作者
    短距离没问题,只要保证长距离走线阻抗匹配;在连接器焊盘,bga焊球这些地方阻抗突变不可避免。
  • TA的每日心情
    擦汗
    2024-5-14 15:27
  • 签到天数: 1 天

    [LV.1]初来乍到

    12#
    发表于 2025-2-26 09:53 | 只看该作者
    wen11902 发表于 2025-2-25 18:02
    * |( h3 Z' D* x+ K# U没啥问题,bga出线很常用,但是需要注意颈缩长度

    ) A0 J" m$ d; e0 g2 U/ `6 K' p, m阿里狗可以设置长度,PADS不行,AD不清楚。其实也没必要设置,尽量短就行。ddr3 clk dqs我都颈缩过,没出现啥大问题。+ ?; e8 e4 ^+ d7 p3 Y2 U& ]
    我看您发的图片,我个人做法是避免铺铜- k2 Q) Y" z  R5 p7 }

    * Z8 U; P" u$ r* L3 Z6 C1 A3 t# L& q. i# i, z4 \: u3 m, H) z

    该用户从未签到

    13#
    发表于 2025-2-26 16:00 | 只看该作者
    CPU出线处因过于密集,无法走出粗线,所以是没办法的办法,粗线是为了控制阻抗。你这是DDR3更不用怕,随便走,控制等长就好,线的粗细会导至反射,但也没那么恐怖。
  • TA的每日心情
    开心
    2025-7-3 15:21
  • 签到天数: 171 天

    [LV.7]常住居民III

    15#
    发表于 2025-2-27 15:04 | 只看该作者
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