做过DDR的高手看过来，问题出在那里了

tdjfnwxf · 发表于 2012-7-22 13:48

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最近做了一块DDR的板子，频率只能跑到240M，请高手看一下问题出在那里，

huqiming588 · 发表于 2012-7-22 17:03

是不是2007以上版本的啊ASC文件啊？

tdjfnwxf · 发表于 2012-7-22 19:24

2005

benny2012 · 发表于 2012-7-23 08:45

huqiming588 发表于 2012-7-22 17:03 ) M8 s: i# [, p1 p
是不是2007以上版本的啊ASC文件啊？

他这个是最大层的设计模式，你要把你的PADS层设置改一下就可以导入了

huangzj · 发表于 2012-7-23 08:50

1.这个是DDR2,还是DDR3？如果是DDR3的那么走线拓扑结构都不对，应该走菊花链。
2，走线宽为5，但是间距才6这样，只做到了2w，这样串扰很大，一般要求3W，3
3，时钟端接太远了，应该靠近CPU端放置，
4，等长做了一下，但是好像没做好，误差太大。尤其是地址端，数据端在误差也不小，按照现在这个等长做法能跑起240M已经很不错了。
5，参考平面不完整，有些地方被过孔扯断，可以通过修改灌铜的线宽，和铜皮到孔的规则来改善。

tdjfnwxf · 发表于 2012-7-23 09:18

谢谢楼上的回答，我们别的项目也是按样部局走线方法，频率可以上到360M！
别的高手还有什么意见，欢迎发表！

297469214 · 发表于 2012-7-23 09:37

不管那么多先看看楼主的板子学学ddr3

，
不过看了下个认为，间距应该做到3W会更好

layoutpcb · 发表于 2012-7-23 10:01

想看看PCB结果导入不了。不明白4楼的意思，能否详细点？多谢

pads-tseng · 发表于 2012-7-23 10:21

我们公司的做法是在电源层也分了个地的区域给DDR走线做参考层，电源走线，跑1G都没问题。

huangzj · 发表于 2012-7-23 10:24

tdjfnwxf 发表于 2012-7-23 09:18
6 \2 Y! O8 u9 b/ D/ g谢谢楼上的回答，我们别的项目也是按样部局走线方法，频率可以上到360M！+ M# G+ Q8 p V. H3 _( Q9 ]
别的高手还有什么意见，欢迎发表 ...

DDR3也只跑了360M这样太浪费了，还不如用DDR2呢。呵呵

lygo · 发表于 2012-7-24 19:59

DDR2和DDR3成本一样吗？
有好多产品是不需要很高数据速率的，一样用DDR3

tdjfnwxf · 发表于 2012-7-25 09:33

楼上正解

lingyun08 · 发表于 2012-7-25 09:58

layoutpcb 发表于 2012-7-23 10:01 7 N8 F4 Q5 Y# R2 @0 @
想看看PCB结果导入不了。不明白4楼的意思，能否详细点？多谢

新建文件以后对层设置，点击这个最大层设置就OK了，有些设计是用这种形式的

layoutpcb · 发表于 2012-7-26 10:38

感谢楼上的，

我这个地方设置了才出错，默认就OK了。

part99 · 发表于 2012-7-26 13:01

虽然走线很漂亮，但电子理论基础的功底太差！
一看就知道这样的板电源噪声大，所以速度上不去，退耦电容都没放好，VTT，VDDR的退耦惨不忍睹。

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