做过DDR的高手看过来，问题出在那里了

tdjfnwxf

楼上的大牛，不是电子理论基础底，是结构另外一边不能放元件，就是0402的退耦电容也不行。有什么高见大虾们再发表！

part99

tdjfnwxf 发表于 2012-7-27 00:11
8 s# C" M2 G/ G0 {  e2 t2 E8 O/ s楼上的大牛，不是电子理论基础底，是结构另外一边不能放元件，就是0402的退耦电容也不行。有什么高见大虾们 ...

用Hyperlynx 电源仿真以确定退耦电容的最佳位置

心悦神

个人意见
1：这种情况还是菊花链方式，并且在末端加终结电阻的方式比较好
2：DDR数据线和地址线的等长没做好，数据线感觉片内做了等长处理，但是片与片的等长处理没做，有10mm之多
3：线间距方面我们公司是地址线没有遵循3W原则，而是2W，但是数据线还是保证3W原则的，目前我们的板子在压力测试中跑在460mhz没问题（也是4片）
: {/ l" W/ O8 L* J4：地址线方面我觉得从cpu出来之后在四片DDR中间分叉然后到再到上面两片DDR中间的位置分叉走到各自pin，比如点代表分叉处的过孔，应为12.34，然后1.2  3.4    而不是每到一片ddr就分支，这样可以减少反射

xieh_17

看来,这里面高手很多啊,小弟学习了

冠少H

part99 发表于 2012-7-27 21:06
用Hyperlynx 电源仿真以确定退耦电容的最佳位置

; W" h4 R3 m) u- }6 e' l9 G能否告诉我怎样使用这一功能吗，谢谢

ngclj

我觉得如果给问题排个次序的话首先应该是等长就没有做好，片片间的数据线长度差距离DDR3的布线要求差的太多，你可以自己动手操作内存，验证这个问题。线间距有些近和去耦摆的太远两个问题的重要性并列，这个你只有改板才能验证了。