高速时钟分配电路及布线对电源分割的影响

coyoo · 发表于 2012-5-22 15:36

下面两句话怎么理解啊？
“低频信号，沿最小阻抗路径回流，即沿接收端和发送端的直线路径回流；
高频信号，沿最小感抗路径回流，即沿信号走线在地平面的垂直投影回流。”

Dandy_15 · 发表于 2012-5-22 16:00

“低频信号，沿最小阻抗路径回流，即沿接收端和发送端的直线路径回流“
”高频信号，沿最小感抗路径回流，即沿信号走线在地平面的垂直投影回流。”
在低频信号中，阻抗占主要地位，所以信号是沿最低阻抗回路回到电源端，在一般低频电路中，最低阻抗就是两点间的直线距离。在高频信号中，感抗占主要地位，所以信号回路是沿着感抗最低回路回到电源端，通过在高频信号中，最低感抗是与信号对应的地或电源平面，回路路经为信号线在地或电源平面的投影。

Dandy_15 · 发表于 2012-5-22 16:05

coyoo 发表于 2012-5-22 15:34 2 ]' S7 F% }# i% _
这个图的意思是否表示在紫色铜皮和地之间加一个3.3nf的电容？

可试多并几个不同的值，三到五个都不算多.

coyoo · 发表于 2012-5-22 17:40

本帖最后由 coyoo 于 2012-5-22 17:41 编辑

Dandy_15 发表于 2012-5-22 16:05 4 r D7 C+ w7 _2 ^4 V) c9 c
可试多并几个不同的值，三到五个都不算多.

多谢你的回复！
我现在手头没有3.3nf的电容，只好多加几个1nf和2.2nf的电容试试看。

我的时钟信号往外辐射信号，发现这个时钟分配芯片的辐射能量很大，示波器探头一挨近就能测到时钟信号，是否因为回路路径太长啊？由于我的时钟是给子板用的，现在子板没有插上母板，那么时钟相当于”断"了一样，这是造成辐射的原因吗？

coyoo · 发表于 2012-5-23 10:56

Dandy_15 发表于 2012-5-22 16:00 / J3 M! g) |8 w9 F* Q# z
“低频信号，沿最小阻抗路径回流，即沿接收端和发送端的直线路径回流“
: ]1 d3 P* V! E”高频信号，沿最小感抗路径回流， ...

按照你的图我能清楚理解什么是信号回路。不过还是有问题请教：
1. 我的100M时钟应该算高频信号吧？
2. 我的时钟到子板插座为止，但是子板如果未插上的话感觉这个时钟走线象一条断头线啊，这种情况怎么理解？
3. 我的这个情况，时钟对面是-3.3V平面，而这个电源跟时钟没有任何关系，那么时钟信号回路也是投影到该平面上吗？

Dandy_15 · 发表于 2012-5-23 15:15

coyoo 发表于 2012-5-23 10:56 / x3 y+ H6 G1 V
按照你的图我能清楚理解什么是信号回路。不过还是有问题请教：
n2 t, W" ?( T. B* W6 _/ K1. 我的100M时钟应该算高频信号吧？
1 h6 W* w. Y* u- p6 `5 b% J$ P2. ...

1、是否是调整有几种方法，一个就是频率的高低，再就是走张的长短，还是一种就是信号的上升沿与走线的延时关系，一般认主走线延时达到信号上升时间的1/10就可以认为是高带，如果是频率来看，有人把高于50MHz就算高速了，从你的设计来看，应该把它当高速电路来分析。
2、不同的负载对信号完整性有关系，只有匹配的负载信号和最好。当然空载时，信号的是100%的反射。
3、信号回路只与最阻抗（包括感抗）有关，与电压没有关系，所以，不管是不是芯片所要的电源，都是投影到该平面上。
4、从你的说明来看，你的辐射应该很大，如果用示波器探头都能测得到的话，那你在测电源纹波时就很难区别那是辐射进出和信号还是真实的电源纹波。很多人在测电源纹波时，用示波器上的接地线，通过夹子接地，这样会把辐射干扰信号也测进行，这肯定是不对。不知道你是怎么测的。如果有得选择和话，示波器探头最好用50欧的，通过最短接线接地（不要超过10mm），不要用示波器上带夹子的线接地，测试点与接地点的距离要短，最好不要超过5mm。

coyoo · 发表于 2012-5-23 17:14

Dandy_15 发表于 2012-5-23 15:15 6 V. w* ?0 S& L! T
1、是否是调整有几种方法，一个就是频率的高低，再就是走张的长短，还是一种就是信号的上升沿与走线的延时 ...

现在总结这个问题：
1. 可以确定的是时钟走线的回流路径是走-3.3V平面的。
2. 所有时钟走线没有跨-3.3V平面的分割；也即时钟走线没有跨参考平面。
3. 参考平面耦合进去了时钟信号幅度在200mV左右。
4. 将此参考平面改变成+3.3V无法现象是一样的。
5. 将此参考平面改变成GND平面，耦合进来的信号p-p值大幅度减少到20到40mV；也许接地点越多减少幅度会更大甚至完全去除（这只是猜测）。
6. 将此参考平面独立成无任何属性的铜皮，现象一样（和连到+3.3V一样）。
7. 将参考平面独立成无任何属性的铜皮，并加2.2pf、10pf、1nf等电容（总电容个数20个左右）到地，现象也一样，无法滤除此交流信号。

综上所述：是否时钟走线的回流路径在此参考平面中被阻挡了呢？从而导致信号没有宣泄的出口。但是为什么又有能量向空间辐射呢？

Dandy_15 · 发表于 2012-5-23 17:20

coyoo 发表于 2012-5-23 17:14 3 }1 u3 o6 R; d- D, _
现在总结这个问题：
. e4 i( W$ U7 V+ o1. 可以确定的是时钟走线的回流路径是走-3.3V平面的。
- p1 [6 w5 v. a" }/ [2. 所有时钟走线没有跨-3.3V ...

7. 将参考平面独立成无任何属性的铜皮，并加2.2pf、10pf、1nf等电容（总电容个数20个左右）到地，现象也一样，无法滤除此交流信号。
/ ~5 T1 l- j1 A6 g
你的电容是加在考平面与地之间还是其它位置？{:soso_e132:}

Dandy_15 · 发表于 2012-5-23 17:27

所有的信号最后都是通过信号回路回到driver的电源负极，看看这个回路中是哪个部分出了问题？

飞扬PCB · 发表于 2012-5-23 18:54

1:clk信号输出，供电电压是哪个？
最好参考地，那样回路短，如果参考供电电压，那就要用电容来构成一些回路。

2：辐射问题。你的这么多通道，还没有经过一些处理，辐射不好控制。
走内层
分散走线层
改电路，让CLK线尽量短。

coyoo · 发表于 2012-5-24 11:40

Dandy_15 发表于 2012-5-23 17:20 ; K- L, S' I0 P' r% C
7. 将参考平面独立成无任何属性的铜皮，并加2.2pf、10pf、1nf等电容（总电容个数20个左右）到地，现象也一 ...

我的电容是加在紫色平面和地之间的，因为耦合进来的噪声信号就是在该平面上的，所以想把它们滤除掉。只不过把DC-DC芯片去掉后这个紫色平面不在是-3.3V平面了，而是一个没任何属性的孤立铜皮。

coyoo · 发表于 2012-5-24 11:43

Dandy_15 发表于 2012-5-23 17:27
7 q& R. F% r: @! r所有的信号最后都是通过信号回路回到driver的电源负极，看看这个回路中是哪个部分出了问题？

driver的供电是+3.3V所以紫色平面和driver的供电没有关系，所以回流到了紫色平面以后还需要跨越到+3.3V或者直接跨越到地，是这样吗？

不过奇怪的时候当把紫色和地短接及把紫色平面和+3.3V短接的效果明显不一样哦，如前所述。

我理解你所谓的“dirver的电源负极”就是GND对吗？

coyoo · 发表于 2012-5-24 11:44

飞扬PCB 发表于 2012-5-23 18:54
% l5 F8 r' Y+ Q$ u' l/ s1:clk信号输出，供电电压是哪个？
0 b8 f( J# I E C最好参考地，那样回路短，如果参考供电电压，那就要用电容来构成一些回路 ...

感谢你的建议。

我后面如果改版，打算使用差分时钟分配器，另外参考平面尽量安排地平面。

Dandy_15 · 发表于 2012-5-24 12:16

coyoo 发表于 2012-5-24 11:43 + A# l9 W- ?; @) w
driver的供电是+3.3V所以紫色平面和driver的供电没有关系，所以回流到了紫色平面以后还需要跨越到+3.3V或 ...

我个有觉得回流到紫色平面后，最后还得回到Driver供电的负极，也就是这里的地，现在的问题是紫色平面与地之间的阻抗（也就是紫色平面的特征阻抗）太大，加电容的作用是使紫色平面与地平面进行交流接地，也就是降低紫色平面的特征阻抗。但是你说这样做没有效果，我就不觉得比较奇怪，如果可以，做仿真试试看，看问题出在哪里.{:soso_e100:}
分析不对之处，还请大侠们指出，谢谢！

coyoo · 发表于 2012-5-24 13:35

本帖最后由 coyoo 于 2012-5-24 13:41 编辑

Dandy_15 发表于 2012-5-24 12:16 1 J( o, Y: |$ ~7 m; N2 U I
我个有觉得回流到紫色平面后，最后还得回到Driver供电的负极，也就是这里的地，现在的问题是紫色平面与地 ...

这个问题我咨询过时钟芯片厂家的工程师，他给出的回流路径应该是这样的：
-3.3V-》+3.3V; 下面是他给我的部分回复：
In a split power planes, there are moats between different planes and single-ended output 100MHz signals may have run through those moats, as shown below:

Because this 100MHz signal is single-ended, return current must take the path of least resistance and -3.3V plane right above it provides just that.

也即回路电流从-3.3V还有跨越到3.3V后再到地，我不理解的是为什么不是直接从-3.3V直接到地，非得要经过芯片的供电电源后再到地？

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