请教高手，关于Relative propagation delay中线的长度计算问题

huiyanhuishi

         各位大侠，在给DDR2做Relative propagation delay时，发现Constraint information中除了ETCH LENTH还有一个ZALL，请问ZALL是什么？是Via等的等效长度吗？谢谢……附对DDR2 NET的Show Element：
1 z: a% O' x7 z2 N8 X+ Z
LISTING: 1 element(s)
. }0 h+ E; i, T9 k. `) n, L
              < NET >              

; _, F1 ^% |0 L9 L  Net Name:            MFPGA1_DDRD23
  Member of Bus:       MFPGA1_DDR_DATA2
" X4 E! ^2 ~( Z9 S6 a9 U: ?9 [
  Pin count:              2
1 t9 y( n( w" K9 K6 W: q6 e( ^  Via count:              2
8 V8 f' p, @2 D4 l6 @  Total etch length:      1964.069 MIL
  Total manhattan length: 1135.851 MIL
  Percent manhattan:      172.92%

, j/ H6 J5 R% h  Pin                     Type      SigNoise Model        Location
! F( O" b1 {6 o7 p4 c3 i  ---                     ----      --------------        --------
  U801.F9                 UNSPEC                          (-1984.000 6603.717)
# p& Q1 t0 ]4 w! c1 ^1 _) O. P  U796.C18                UNSPEC                          (-2351.016 5834.882)

  No connections remaining
/ ]& J- A( |! R, }, ]9 P  f
1 Z, ~6 R6 q; H4 ?  z  Properties attached to net
    FIXED
% G/ Y. k5 a) s$ L' g    LOGICAL_PATH      = @dw5vlx_all_20120504_1800.schematic1(sch_1):mf
( C  Z' J6 g9 n- K                        pga1_ddrd23
! H- k1 |2 Q1 z    BUS_NAME          = MFPGA1_DDR_DATA2

0 b2 g$ ?& b" m  Electrical Constraints assigned to net
0 U& I& m- y- R3 v" `4 I    relative prop delay: global group MFPGA1DDR_GROUP_DQ from AD to AR  delta=0.000 MIL  tol=10.000 MIL
5 ^8 `& i* v7 p* H
  Constraint information:
; o8 r, _! y" F$ u    (RDly) U796.C18 to U801.F9  min= 1966.14 MIL  max= 1986.14 MIL  actual= 1980.741 MIL
9 W9 F& n0 a) e. }                   target=  (MFPGA1_DDRDQS3P) U796.G20 to U801.B7
            (-2351.016,5834.882) pin U796.C18,UNSPEC,TOP/TOP
      24.812 MIL cline TOP
5 C2 i! U( _; a  r            (-2333.471,5852.427) via TOP/BOTTOM
      1917.397 MIL cline 03IS01
9 I+ q/ n. b7 \* {- X" n            (-1999.457,6588.260) via TOP/BOTTOM
      21.859 MIL cline TOP
            (-1984.000,6603.717) pin U801.F9,UNSPEC,TOP/TOP,Zall=16.672 MIL
% t1 t) u1 f0 |6 C) p4 d. l5 j
  Member of Groups:
    MATCH_GROUP     : MFPGA1DDR_GROUP_DQ
8 @" h* }6 z  O, }2 d    BUS             : MFPGA1_DDR_DATA2

flyingc381

Zall指过孔在Z轴的所有延时！！

huiyanhuishi

flyingc381 发表于 2012-5-9 18:29
" }+ z. I. U, U* ]. UZall指过孔在Z轴的所有延时！！

也就是说，在做Relative propegation delay时，delay time是包含此Zall的，是吧？delay time= Etch Length time delay + Zall time delay,是吗？

flyingc381

Yes