请教高手，关于Relative propagation delay中线的长度计算问题

huiyanhuishi

         各位大侠，在给DDR2做Relative propagation delay时，发现Constraint information中除了ETCH LENTH还有一个ZALL，请问ZALL是什么？是Via等的等效长度吗？谢谢……附对DDR2 NET的Show Element：

, Q; i! S+ ~  M9 @LISTING: 1 element(s)
; e4 X/ u* C" V. j1 O
              < NET >              
; K1 t8 p4 C$ }8 C$ g5 R+ y3 }' d
. a# f7 X2 `# c: U" Y# ~  Net Name:            MFPGA1_DDRD23
  Member of Bus:       MFPGA1_DDR_DATA2

7 R! `4 K4 I# ^" q2 e  Pin count:              2
+ H% [0 w; b2 K+ c/ |  Via count:              2
+ v9 V0 b& F4 \' C, l' Q! o# |  Total etch length:      1964.069 MIL
! Y% [+ t* m0 h  R, ~  Total manhattan length: 1135.851 MIL
  Percent manhattan:      172.92%

  Pin                     Type      SigNoise Model        Location
  ---                     ----      --------------        --------
0 E; M& a9 }7 _! g) y# g  U801.F9                 UNSPEC                          (-1984.000 6603.717)
, W' q! ^, J: l# r* j9 O* s  w  ?+ t  U796.C18                UNSPEC                          (-2351.016 5834.882)

1 d6 q, s& a5 r& `  No connections remaining
8 t; f7 _3 A: B, N7 O0 c
  Properties attached to net
, x) a9 Z' l; C8 ]  F# _* u% D    FIXED
0 ^- z4 V7 [  G7 F4 _" Q    LOGICAL_PATH      = @dw5vlx_all_20120504_1800.schematic1(sch_1):mf
                        pga1_ddrd23
, v3 t3 R+ v3 ]4 @2 o4 T2 d6 g3 B4 B    BUS_NAME          = MFPGA1_DDR_DATA2
. i. k; Y8 h" v. Q# y
' G$ [$ y3 W, Z; p  Electrical Constraints assigned to net
; P, {, o) {4 d- k' o) T    relative prop delay: global group MFPGA1DDR_GROUP_DQ from AD to AR  delta=0.000 MIL  tol=10.000 MIL

  Constraint information:
    (RDly) U796.C18 to U801.F9  min= 1966.14 MIL  max= 1986.14 MIL  actual= 1980.741 MIL
" p0 R8 s5 U2 v- t$ j                   target=  (MFPGA1_DDRDQS3P) U796.G20 to U801.B7
            (-2351.016,5834.882) pin U796.C18,UNSPEC,TOP/TOP
      24.812 MIL cline TOP
/ m) ]; \$ `3 Q3 w# o            (-2333.471,5852.427) via TOP/BOTTOM
3 ]) V0 A9 ^: ~      1917.397 MIL cline 03IS01
- R% r- Z$ y$ A# H9 a            (-1999.457,6588.260) via TOP/BOTTOM
& s$ |1 g- |) n3 A: E% B      21.859 MIL cline TOP
5 s0 y: t. B. W            (-1984.000,6603.717) pin U801.F9,UNSPEC,TOP/TOP,Zall=16.672 MIL
1 I( w- K$ C& u
5 c0 M. K6 j; x0 H" w) t3 j  `: g' ?& o/ J  Member of Groups:
5 q* K+ F: _' W8 X    MATCH_GROUP     : MFPGA1DDR_GROUP_DQ
    BUS             : MFPGA1_DDR_DATA2
. D: V0 o& C: h& G9 g* S5 T9 r3 H

flyingc381

Zall指过孔在Z轴的所有延时！！

huiyanhuishi

flyingc381 发表于 2012-5-9 18:29
Zall指过孔在Z轴的所有延时！！

' _% ]) M( Q3 S+ g  j3 Q+ q也就是说，在做Relative propegation delay时，delay time是包含此Zall的，是吧？delay time= Etch Length time delay + Zall time delay,是吗？

flyingc381

Yes