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请教高手,关于Relative propagation delay中线的长度计算问题

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发表于 2012-5-9 15:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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         各位大侠,在给DDR2做Relative propagation delay时,发现Constraint information中除了ETCH LENTH还有一个ZALL,请问ZALL是什么?是Via等的等效长度吗?谢谢……附对DDR2 NET的Show Element:- w3 ^  o( f, Q3 [9 R1 g
$ F" E- f% M7 z! B& v) [) P
LISTING: 1 element(s)
/ c* H% t' D/ E% T8 H- w$ B' C- U
$ M2 B  v0 O7 o9 [4 G. k" @& h  r              < NET >              
; B- o7 H/ x# z( b/ w2 e8 p( Z! J5 ~$ N
  Net Name:            MFPGA1_DDRD23' a3 W1 B2 z, d% J4 }5 x* X$ w8 K
  Member of Bus:       MFPGA1_DDR_DATA2
$ I4 v5 e2 v, R# g2 I! n! T& v: t' D9 `
  Pin count:              2
8 i6 J, l3 Q+ r7 R' B( d! k; O  Via count:              2/ I3 H/ g; y) N8 h* c. C1 s
  Total etch length:      1964.069 MIL
, u" J$ @% Z- Q. u" L  Total manhattan length: 1135.851 MIL! O: v+ z& a0 V  D" d
  Percent manhattan:      172.92%9 o! w8 T( Y0 V4 S& Z. o
8 ^# ]$ o: ]' {( ]: M3 I
  Pin                     Type      SigNoise Model        Location
) P1 \8 p& O+ O) k3 [  ---                     ----      --------------        --------" o) z2 s/ p" O$ ]* C
  U801.F9                 UNSPEC                          (-1984.000 6603.717)
6 P3 r3 B- F( F, v; e  U796.C18                UNSPEC                          (-2351.016 5834.882)
# r% z* Y! n$ R& _* s# m% v' ^) ~. [. l% V
  No connections remaining
7 f2 Z0 X' ]( U; i
; S; y* Q* G2 ?! {+ V  Properties attached to net. {  `# Y; {9 P/ l
    FIXED8 x1 `$ H: a5 ^  }1 B- v4 u
    LOGICAL_PATH      = @dw5vlx_all_20120504_1800.schematic1(sch_1):mf$ F3 i2 S" j  i5 G9 I
                        pga1_ddrd23
; s) Q1 h/ T$ d" c+ }  h5 T: L    BUS_NAME          = MFPGA1_DDR_DATA2
& q% @0 v% g! z0 M9 G. e
& i, Q/ h8 P5 A; f7 |8 {/ ~  Electrical Constraints assigned to net8 {) V" l6 k, ^7 k
    relative prop delay: global group MFPGA1DDR_GROUP_DQ from AD to AR  delta=0.000 MIL  tol=10.000 MIL
: A' [9 x3 Z5 H9 b4 U! R0 @
! X+ }& w; y: k  Constraint information:1 \; e2 y! h, o7 J  ]
    (RDly) U796.C18 to U801.F9  min= 1966.14 MIL  max= 1986.14 MIL  actual= 1980.741 MIL2 P: ^+ F1 H5 E. l! W
                   target=  (MFPGA1_DDRDQS3P) U796.G20 to U801.B75 o2 ~7 b' D- c2 T" t! d; M
            (-2351.016,5834.882) pin U796.C18,UNSPEC,TOP/TOP
. q' @( [6 E$ q5 A4 J  V  y+ x      24.812 MIL cline TOP
% P" I' j( G9 S) J            (-2333.471,5852.427) via TOP/BOTTOM3 _9 {; M" n6 U7 t/ S3 V8 T
      1917.397 MIL cline 03IS01
2 _) K* p# t% w% |$ t            (-1999.457,6588.260) via TOP/BOTTOM
! c- @! I& Q. [  t+ h: I6 a( R; R      21.859 MIL cline TOP! b9 C* ~& w. y$ e& c& `1 v1 r
            (-1984.000,6603.717) pin U801.F9
,UNSPEC,TOP/TOP,Zall=16.672 MIL  q* G& v- ], u6 k, b9 ]

3 F8 T% M4 O1 s7 j  Member of Groups:
' K" {( r+ a: J; d: \    MATCH_GROUP     : MFPGA1DDR_GROUP_DQ
& D, P* g+ ]+ A7 t    BUS             : MFPGA1_DDR_DATA26 V$ M& U, p' ~' y% z4 V& i
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    2#
    发表于 2012-5-9 18:29 | 只看该作者
    Zall指过孔在Z轴的所有延时!!

    该用户从未签到

    3#
     楼主| 发表于 2012-5-11 15:16 | 只看该作者
    flyingc381 发表于 2012-5-9 18:29
    + R3 E! i$ e7 h( R: l. EZall指过孔在Z轴的所有延时!!
    $ u  ^7 H0 z  w
    也就是说,在做Relative propegation delay时,delay time是包含此Zall的,是吧?delay time= Etch Length time delay + Zall time delay,是吗?
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    4#
    发表于 2012-5-11 18:25 | 只看该作者
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