cadence ams仿真调用verilog问题

we_happiness

背景：尝试用ams做混合仿真，顶层用电路图方式搭起来， 会调用一个数字的顶层。数字部分是用verilog代码写的，而且数字顶层下面有底层模块，对应了多个verilog文件。
问题： 选择ncvlog ncelab ncsim作为数字部分仿真器，netlist and run之后 到elabrate这一步总是提示数字部分的底层模块unresolved，也就是没有找到，尝试在多个地方include底层模块的verilog文件，仍然无法解决，不知道要进行什么样的设置?还是必须要把verilog文件import到cadence的库环境里面来?

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最简单的就是把代码合并到一个文件里面。如果不能合并的话，有两种方式，１）源代码里面写明路径，这样就绕开了netlister, 2) config　view的组织里面,通过netister的能够辨识的symbol传递。