串扰在总线中的问题

lihuizju

我们知道当两根走线相互靠近的时候，它们之间的串扰将增加。因此，需要将一些敏感的走线之间的距离尽量拉开。但是我们发现总线之间的间距一般都很小。那么总线之间的串扰必须会增加。那么与电路设计中的规则是不是冲突了呢？对于这个问题，一直没有想明白。上来问问，希望大家指点一下。

Coziness_yang

5 M7 ]1 _- B- n+ Z( _# ~2 s9 E0 V% M: [对于串扰的机理以及规避方法，前面的童鞋们已经讲了很多，我在这里补充两点吧：1.对于高速信号在布局上要注意，同方向传输的信号可以并行排列，但是要将尽量拉大间距，最好大于x3线宽，信号线布局可以TxTxTxTx或者RxRxRxRx，切勿TxRxTxRx（此种排列串扰很恶劣）；
2.在信号线末端尽量匹配，因为信号线的匹配可以尽量减少二次反射；
此两点只是串扰规避的众多方法中的两个。对于PCB中SI问题和布线实际情况之间的矛盾，我个人一直认为这个事情是矛和盾的关系，我们需要在实际布板中有折中的思想，例如我们需要考虑布板空间，那必然要牺牲SI，如果要很好的保证SI，那么就得牺牲布板空间，就看LZ怎么去权衡了。串扰并不是说一定会导致系统如何如何，例如你串扰大，可以通过降低损耗来补偿，或者通过在信号线之间加GND孔来改善。
其实在PCB走线的串扰还好，可以去做相应的调整，串扰真正较大的来自高速连接器。高速连接器的密度很大，信号线较多，串扰相对来说要大很多。
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Coziness_yang

对于串扰的机理以及规避方法，前面的童鞋们已经讲了很多，我在这里补充两点吧：1、信号线的布局很重要，同方向传输的信号可以并行排列，如TxTxTx或者RxRxRxRx，切勿TxRxTxR

victorqzc

实践中还要注重串扰饱和和设计裕量的问题，这就不难理解了

forevercgh

原帖由 lihuizju 于 2008-5-5 15:36 发表
: A& f4 G* t: W7 m" B) |) X我们知道当两根走线相互靠近的时候，它们之间的串扰将增加。因此，需要将一些敏感的走线之间的距离尽量拉开。但是我们发现总线之间的间距一般都很小。那么总线之间的串扰必须会增加。那么与电路设计中的规则是不是冲 ...

楼上正解，是要尽量增加走线间的距离，一般会有一个3d原则，也就是间距为走线宽度的3倍，但实际布板中几乎是不可能在总线的layout中遵循这个原则，只能尽可能的增大间距为努力方向。

lihuizju

谢谢版主的回答。

sleepyingcat

我是这样理解的:
) c& {, C) C9 R% f4 [% s1. 首先了解串绕产生的机制,信号的不停翻转,电压不停变化,电磁场发生变化,从而影响周边的信号,记得不错的话,网上有一个计算工具了呢,自己去找找吧,我懒，,计算过总线的串绕,根据频率等等不一样,最终的值也是不一样的,但是可以肯定一点串绕的数量级别非常小,记得当时跟美国一个系统工程师吵架的时候,算的呢,我用计算出来的值说服了他.
% F2 W1 @- x% O9 B% X) f* s  l, ~2.还有总线一般一起翻转,,只要和一些勤于翻转的信号或者不一起翻转的信号离的距离远点就可以了
+ `* Q* o9 e9 ]$ Z+ C8 h# x, U& K
如果还有其他的意见,来说说吧!

lindawang117

楼上的朋友，请问你说的信号勤于翻转指的是不是像方波一样，周期短，频率高？

sleepyingcat

原帖由 lindawang117 于 2008-5-6 14:27 发表
5 t1 m% Y/ ^: N1 \: V! A楼上的朋友，请问你说的信号勤于翻转指的是不是像方波一样，周期短，频率高？

! Q1 [" l& K% r% X" P我自己不是这样理解的,我是这样理解:翻转是指高低电压之间的转换.勤于翻转就是高低电压之间的转换比较频繁的.
您的意思我觉得不是很合适,因为周期短,频率高并不意味着信号总是在高低电压之间的转换.也许只是一会而已
8 x, b  G7 R' l" M( z' ~% B不知道对您理解有帮助么!

sleepyingcat

这个是一个相对的概念!

youyou058

牛人啊,听了楼上几位的话又学到一些东西了!

lihuizju

其实对于串扰的基本概念是清楚的，如果有不清楚的建议大家去看两本书，一本《High-Speed Digital Design》，另一本《信号完整性分析》。这两本书对于数字电路中的一般问题都讲得很清楚。串扰发生的原因是由于互容和互感的存在，而实际的电路中互感较大，由互感产生的串扰对电路的影响更大。如果要减小串扰的影响，那么，我们就需要减小两个通路之间的互容和互感，一个直接的方法就是增大两通路之间的距离。现在就出现了我开贴的问题，因为在电路中走总线的时候，一般总线之间的距离都不太大，可能小于总线与其他走线之间的距离。对于这种情况，我就不是很理解了。至于走线之间的互感和互容的大小，需要计算，具体大小不是太清楚，也许正如上面说的没有大到影响电路的运行。如果是这样的话，这个问题就清楚了。
不管怎么样，谢谢大家的回答。

Allen

原帖由 lihuizju 于 2008-5-6 23:00 发表
其实对于串扰的基本概念是清楚的，如果有不清楚的建议大家去看两本书，一本《High-Speed Digital Design》，另一本《信号完整性分析》。这两本书对于数字电路中的一般问题都讲得很清楚。串扰发生的原因是由于互容和互 ...

1 G! H5 s* }' Z多扯一点，原则上产生串扰的原因是互感和互容的存在，但是要减小串扰，除了减小互感和互容外，还可以通过减小信号源的强度和幅度来实现。互感和互容其实对应的串扰产生机理就是感性耦合和容性耦合，而这两者又分别对应电流和电压变化量，即dI/dt和dV/dt，也就是说，我们也可以通过降低信号源的强度和幅度（如加限流电阻、选择驱动能力弱的I/O）来达到减小串扰的目的。另外值得注意的是，目前我们所设计的单板里，串扰主要以感性耦合为主。感性耦合和容性耦合的媒介也就是磁场耦合和电场耦合，随着当今信号速率的不断提高，主流IC都朝着低电压大电流的方向发展，短短十多年时间里，电流增大了上百倍，大家都知道，变化的电流产生磁场，所以，随着电流的不断增加，单板周围的能量分布以磁场能量越来越占主导地位，所以对于数字电路板特别是高速数字电路板，我们考虑串扰主要关注的是感性耦合。回溯早期的电子管时代，阳极电压动辄几百甚至上千伏（如KT88的阳极电压为800伏，805为1500伏），阳极电流通常只有几个毫安或几十毫安，电子管周围的近场能量主要是以电场能量为主，系统的串扰主要是由电场通过容性耦合引起，关注串扰通常考虑器件本身的寄生电容和在系统上的分布电容即可，因为工作电流太小，信号在整个回路上产生的感性耦合几乎可以忽略不计。

stupid

VNA传统上常被用来对单端50Ω元器件进行S参数测量，但随着数字通信系统和总线速度、频率的提高，多端口混合模式S参数已经成为分析高速数字信号线、总线和器件信号完整性(SI)的有效工具。例如，VNA可以直接测量高速通道上的串扰。虽然高速背板中设计的通道相互之间是独立的，但它们经常受到高速/高频信号通道之间串扰的影响。对于USB3.0或第3代PCI Express等速度已经超过10Gbps的数字通信标准来说，12端口65GHz VNA测试系统可以在全速状态下提供有意义的信号完整性测量，能为多通道同时测量提供必需的测量端口。

　　除了高速背板，越来越多的无线元器件和设备也采用差分(平衡的)架构来减少电磁干扰(EMI)的影响。虽然4端口VNA系统可被用来测量单个差分通道或器件，但更复杂的元器件需要更多数量的测量端口。事实上，对高速传输线进行单端测量可能产生性能降低的错误结果，因为这些传输线是针对差分信号来设计的。
- n: p, F" C) T$ e9 \- h
　　对高速背板而言，相邻差分通道间的串扰会降低其性能。在一对差分通道中，产生串扰的那个通道被称为干扰通道(干扰线)，而耦合而受到串扰影响的相邻通道被称为被干扰通道(被干扰线)。为用VNA系统分析两个差分通道的串扰，干扰线需要4个测试端口，被干扰线需要4个测试端口。当然，在多通道通信系统或多组差分线中，一对相邻线实际上与周边其它线并非隔离。因此，分析两个相邻干扰线在被干扰线上造成的串扰通常更有实际意义。因为每根线需要4个测试端口，所以共需要12个测试端口。

ann_wz

高手们，，

zengfanhua123

看得我一愣一愣的

kuochiang

感謝分享~~