【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

routon · 发表于 2009-8-3 15:44

正在学习DDR2仿真，一头雾水啊。学习学习。

silenus668 · 发表于 2009-8-9 22:06

确实可以

vitashine · 发表于 2009-8-24 23:42

带板凳学习

chenshiqi906 · 发表于 2009-8-25 17:09

22# forevercgh 看一看,多\学习一下,给自己补充吧

zhangyiyu120 · 发表于 2009-8-26 13:56

回一个，本帖隐藏的内容需要回复才可以浏览

VooV · 发表于 2009-8-26 22:18

学习下

exclaim · 发表于 2009-9-2 14:54

時序分析很重要呀~ 感謝分享好資料

jknothing · 发表于 2009-9-8 16:14

l回复一下.要不什么都看不到.

zhaoyi · 发表于 2009-9-15 23:39

zhichi

yejialu · 发表于 2009-9-23 09:44

yejialu · 发表于 2009-9-23 11:37

请楼主和各位大虾讲解一下，源同步时钟里，strobe 比data信号会有一个延迟，这是怎么实现的，writecycle 和readcycle的各是什么样的，

forevercgh · 发表于 2009-9-23 12:45

问：strobe 比data信号会有一个延迟，这是怎么实现的
你要搞IC设计？可以了解下DDR控制器是如何实现的

问：writecycle 和readcycle的各是什么样的
writecycle：data transfer from cpu to memory
readcycle：data transfer from memory to cpu

源同步的重要特点就是strobe和data是由共同的driver产生的，同源。至于strobe和data的相位差控制的原因可以了解下setup/hode time

gavinzhou83 · 发表于 2009-9-24 11:28

学习了。谢谢

gavinzhou83 · 发表于 2009-9-24 12:39

谢谢楼主的指点、

dreamfly2009 · 发表于 2009-9-24 15:06

新手学习

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