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楼主: forevercgh
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【原创】理性认识SQ的时序仿真功能(不断更新中)_如需转载,请务必征得作者同意

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该用户从未签到

226#
发表于 2009-8-3 15:44 | 只看该作者
正在学习DDR2仿真,一头雾水啊。学习学习。

该用户从未签到

227#
发表于 2009-8-9 22:06 | 只看该作者
确实可以

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228#
发表于 2009-8-24 23:42 | 只看该作者
带板凳学习

该用户从未签到

229#
发表于 2009-8-25 17:09 | 只看该作者
22# forevercgh 看一看,多\学习一下,给自己补充吧

该用户从未签到

230#
发表于 2009-8-26 13:56 | 只看该作者
回 一个,本帖隐藏的内容需要回复才可以浏览

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231#
发表于 2009-8-26 22:18 | 只看该作者
学习下

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232#
发表于 2009-9-2 14:54 | 只看该作者
時序分析很重要呀~  感謝分享好資料

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233#
发表于 2009-9-8 16:14 | 只看该作者
l回复一下.要不什么都看不到.

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234#
发表于 2009-9-15 23:39 | 只看该作者
zhichi

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235#
发表于 2009-9-23 09:44 | 只看该作者
hao

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236#
发表于 2009-9-23 11:37 | 只看该作者
请楼主和各位大虾讲解一下,源同步时钟里,strobe 比data信号会有一个延迟,这是怎么实现的,writecycle 和readcycle的各是什么样的 ,

该用户从未签到

237#
 楼主| 发表于 2009-9-23 12:45 | 只看该作者
问:strobe 比data信号会有一个延迟,这是怎么实现的
) M8 {5 G/ m0 ?$ g; i  n你要搞IC设计?可以了解下DDR控制器是如何实现的  O. Y2 D1 t& C6 D

8 {+ L. \' I: L问:writecycle 和readcycle的各是什么样的( g* D: Q0 D1 m- ^! Z9 I5 P( W) O
writecycle:data transfer from cpu to memory! m  e. Y% [# |- |" J+ i
readcycle:data transfer from memory to cpu
( _" C) A; |$ t  i& D  w( e$ m; M
2 r0 W1 [1 k2 l8 i* h* }! P源同步的重要特点就是strobe和data是由共同的driver产生的,同源。至于strobe和data的相位差控制的原因可以了解下setup/hode time

该用户从未签到

238#
发表于 2009-9-24 11:28 | 只看该作者
学习了。谢谢

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239#
发表于 2009-9-24 12:39 | 只看该作者
谢谢楼主的指点、

该用户从未签到

240#
发表于 2009-9-24 15:06 | 只看该作者
新手学习
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