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元件封装 place_bound_top 问题

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1#
发表于 2019-9-29 10:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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元件封装标准问题请教: 元件封装  place_bound_top    这个层面,要做多大才是标准,我参考别人做的,有的大,有的小。$ S% c& U4 [: U" U/ h) o/ @( {
  • TA的每日心情
    开心
    2024-2-21 15:59
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    [LV.8]以坛为家I

    2#
    发表于 2019-9-29 10:28 | 只看该作者
    一般是器件的实体大小
  • TA的每日心情
    郁闷
    2020-5-8 15:15
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    [LV.1]初来乍到

    3#
    发表于 2019-9-29 10:29 | 只看该作者
    器件实体大小,按规格书中最大尺寸做

    该用户从未签到

    4#
     楼主| 发表于 2019-9-29 10:39 | 只看该作者
    本帖最后由 molin 于 2019-9-29 11:45 编辑 - N; H! j7 F. w4 R! H9 |# A
    , z$ m$ I4 Q8 P- `6 `* q
    谢谢大佬解答
    @dzkcool& r& ^$ ~; n8 D
    9 g$ U. N" T' S2 c& h, b

    ; E' K0 l5 f% _  h8 k" J
    请问下论坛 有相关的标准封装的文件 参考 吗,对这个层面的数量,还是不太标准,看了别人做的的封装什么 层都 有用上,有点乱了

    该用户从未签到

    5#
    发表于 2019-9-30 15:37 | 只看该作者
    标准的话,可以参考IPC组织的《IPC7351》

    该用户从未签到

    6#
    发表于 2019-10-5 09:04 | 只看该作者
    一般是按照实物大小放置,也可以比实体大个3、5mil,这样可以跟其它器件保持安全间距,当然器件丝印也是这功能

    “来自电巢APP”

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