FPGA - 时钟分频

mytomorrow

时钟分频

在之前的实验中我们已经熟悉了小脚丫的各种外设，掌握了verilog的组合逻辑设计，接下来我们将学习时序逻辑的设计。
====硬件说明====

" s. q+ C* k4 Z5 k" e2 D时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。在本实验中我们将实现任意整数的分频器，分频的时钟保持50%占空比。

1，偶数分频：偶数倍分频相对简单，比较容易理解。通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么通过时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，以此循环下去。
+ B! U9 I+ W! r  t6 p1 [- S

游客，如果您要查看本帖隐藏内容请回复

& B% z2 P! G4 R, j

# Q! [2 v3 i+ }3 R9 [
5 K* c+ {4 i& J: }: @

kinidrily

谢谢分享

斩龙骑士

+1

pwst

这种时钟适合要求不高的地方。

阳关归雁客

谢谢