FPGA中DDR的使用（三）—— PAL---缩放---DDR2---VGA

mytomorrow

经过第二节的描述 可以看到当主题框架搭好之后，插入模块的方式很适合FPGA程序的开发。本节我们将缩放模块提前至输入视频处理模块部分，即在DDR存储之前进行数据的缩放，DDR存放的是缩放之后的数据
/ x  z+ z6 I% v

在输入PAL数据到16bit之后，scale直接从16bit读取数据，缩放完毕之后将数据传入到下一级的fifo

  ~  u$ B# _  |- `# [8 @3 f
6 F- d3 i* A+ a* ?- P  Q, V//-------------------------------------- 插入部分 ------------------------------------------//
% y0 a, E! e: K9 M" l0 W) p* |scale模块
input：yc_data_in 前一级fifo的数据
3 f% v0 c# t3 |+ i# Q; Noutput： rd_req: 读取前一级fifo的读使能
  v) C- i" k2 x; B6 C　　　　wr_req： 写入后一级fifo的写事能
　　　　yc_data_out 缩放之后的数据

0 j/ K6 k/ G- T# S# W, g
  Z  ^; r. f3 H& _0 j% V& j0 G/ S. L2 Bscale_out_buffer 16bit的fifo 缓存缩放之后的数据 后再接64bit fifo
5 V' H, v( P8 }; f' e6 ]/ Z* nwclk： 27M PAL时钟
wen：前scale的读使能 给到16bit的写使能
data：前scale的输出
rclk： 27M PAL时钟
ren： 前16位fifo非空 后64位fifo不满
' B* i# R& ~+ N2 |# Z, W) Qq： 16bit数据 接入64bit fifo

- Y" f+ _) k) i8 I
+ P6 N, f1 a) t( B/ @4 n  N//-------------------------------------- 插入结束 ------------------------------------------//


由此可见 只需改变几个简单的fifo控制线的连接即可。
3 B$ a& ]9 m4 X
* C  o) X/ Q, S
后续显示什么的和上文一样
& M. \8 v0 i4 v
- V( I3 k% P2 J2 O
4 r/ h2 ~5 w/ a$ a+ V6 C" w

5 N$ u$ L6 [, l
  ^# i' |. V; `