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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 求教，FPGA引出来的DDR4读写错误，帮忙分析一下！
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求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

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gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
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    1#
    发表于 2019-3-26 15:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    总体情况：我们用FPGA挂了2通道的DDR4，读写出错，具体情况如下：- |% Y5 L) [& A4 D$ K4 u2 K
    0 ~# h) g+ M! B8 W5 y. n, D/ Y
    1、使用的是Xilinx的KU040，引出来了2个通道的DDR4，每个通道位宽是32位，每个通道由2颗x16的DDR4颗粒组成，fly-by拓扑，设计的运行频率是2133；$ S4 K: E$ [; o6 Z8 y  D5 u
    2、bank47、48组成CH0，bank67、68组成CH1，PCB图中，右边的两个颗粒是CH0，左边的两个颗粒是CH1；0 c& b8 @6 p2 N2 [& G3 j1 Q
    3、现在出现的问题是读写出错，往DDR颗粒中写满数据，再读出来，与写入的进行对比，发现错误；% ]3 Z: C. C9 w0 r5 W- r
    4、测试的情况是，测了3块板子，3块板子的CH0都出错，有1块板子的CH1出错，2块没有错（这些测试结果，每个CH都是基于32位位宽进行测试）；5 L" p4 z7 H( y( g" J6 b
    5、重点来了，我们在逻辑程序里，把每个通道高16位的颗粒的DQ/DQS/DM信号禁掉，因为是fly-by，ADDR/CMD/CTRL禁不了，这种情况下，测试所有的板子、通道都没问题；3 y/ ^4 R1 E& W( d) `
    6、我们反过来把低16位的颗粒数据信号禁掉，只保留高16位的颗粒，测试有错，错误的现象、错误个数的数量级跟之前32位都测的时候基本一致；7 O2 V; p' k" N! Y4 J& A

    9 N" e2 o" C: ^: I- V! q% y7 {# H综上，帮忙分析一下可能的原因？谢谢了！; U& N4 y9 b8 N0 `! L0 K

    , O% o" N7 W& j1 `1、我们曾经很怀疑逻辑程序的问题，但是说不通的是，CH1没错啊，而且我们试了用极为简单的语句去调用IP核，也会出错，而且用16位程序没出错；
    . K0 G& i2 d! ~: m+ d$ s2、我按照FPGA的资料，仔细检查了硬件设计，也没发现什么错误；$ ~4 T7 ?& _8 F" S/ i0 l; M
    ' p( I; K5 O" }+ `. n6 q. {3 I
    1 i* ?9 M* y& r# i1 Y
    % t( h+ c$ b( Q$ `/ q" i( J
    . H# O6 C0 [4 K9 y: \

    7 w( A- F  P# j  e! i + R3 I! O$ O4 z: o4 X0 G

    * A; q) Z( F" f3 r6 J, v
    5 F( z6 v4 x; a2 Z4 B( l* F8 i9 [
    9 U" \% G  H. ], u) C5 l) o
    2 h% V# C! T2 ?" z
    + h/ r1 d, J4 u* n
    9 J8 ^+ \% }& h- t/ j9 {
    , ^6 U9 |' F* p9 d- V# q* \

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

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    [LV.4]偶尔看看III
    来自 22#
     楼主| 发表于 2019-3-29 18:10 | 只看该作者
    xbin 发表于 2019-3-29 17:09
    ! M$ F$ g4 w$ z3 X尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

    9 o' N7 b% d, I- o是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。
    / Q2 m; I, W$ |. u, b9 r1 D5 w; }' n( T) }
    最新消息：
    + A* [5 E$ |7 ]7 G& U. N! J1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！
    4 ]" G  q5 J+ C6 K" U3 h& T: G" ?2、图二是官方对于图一拓扑上各个走线区域的走线要求；6 e) x/ T- c, @
    3、我想不通：+ u  q4 `2 m6 _. ~! ?" N
    3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；0 x: H1 `* i. q
    3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？" y0 Y) H- \9 d3 ]9 K; a9 d/ J" F

    5 g- T, N6 L5 L/ { 9 s" o- j( v7 i4 u2 d

    # E* a1 n; w, ]* D4 b

    点评

    jeamy
    您好 我的板卡也遇到了一样的问题，终端匹配换成50欧后无错误的最高速率有提升，但是跑不到最高速，请问您找到问题原因了吗？  详情 回复 发表于 2020-10-20 18:23
    xbin
    https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问，说RTT影响DDR3使用频率。  详情 回复 发表于 2019-3-29 19:10
    xbin
    参考设计用5个DDR，你这个用2个而已，是不是也和这个有差异。有没有高速示波器，可以看看Addr在RTT的信号怎么样，说不定之前过冲下冲严重导致异常？  详情 回复 发表于 2019-3-29 18:56

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

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    [LV.4]偶尔看看III
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     楼主| 发表于 2019-3-29 10:52 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-29 11:02 编辑 ' d. N6 p" G. r3 F
    xbin 发表于 2019-3-28 13:24
    , G, Q3 N6 W1 @2 `2 D降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗

    - _% J% a/ S  d8 I1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133降到，1600，时序的裕量又多了78ps，这两个裕量加起来，至少150ps；4 Y8 z: j5 a- M5 S: G' Y

    - w8 [: U  b+ `0 @2、看下面的第二张图，地址控制线这些信号，从2133降到1600的情况下，时间裕量多了124ps；
    # Q% x* [* O2 l" Z8 z2 B
    & a: s' e/ P- y6 V% ]; E% V! p! C5 M我以前做过3年多的SI，后来转行做硬件，现在原理图、PCB都是自己画的，虽然SI方面的知识也很有限，但是我画PCB的时候已经尽量按照我的SI方面的知识去画了，我自认为一般需要关注的点我都注意到了，我实在不相信我画的这个板子连1600都跑不了，而且用的这颗FPGA，IP核配置的时候，最低也只能配到1600了。
    8 @& B2 o9 ?* h还有，禁掉高位颗粒，只留低位颗粒的情况下，跑2133完全没问题。2 ]2 Y8 Q6 W, e# _3 Q- N) ?

    " M2 u. y8 F! ^( d* u # ^6 ?4 G) J5 b: i/ J

    " T8 U" P1 ?2 ~7 Y/ C' Z! k6 \- u$ [$ F/ V; Z( g% p! u

      m" D0 Y2 |+ y, I- x

    点评

    xbin
    1. 原理设计这块，官方有参考设计吗，有没有不一致的？ 2. 芯片底下电源正常吗 3. 有没有官方的demo板，让FPGA跑跑看，有没有bug？  详情 回复 发表于 2019-3-29 16:41

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    gavinhuang
  • TA的每日心情
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    2022-4-7 15:32

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    [LV.4]偶尔看看III
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     楼主| 发表于 2019-3-27 21:35 | 只看该作者
    gabbana0529 发表于 2019-3-27 11:13- ~* j" M: P5 @6 _( h
    看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一 ...
    ; j, Q# A- e* h7 V0 q$ J6 X; {
    谢谢回答。2 p5 W; a$ i" Y. i+ `! \
    没有换参考层，数据和地址都参考的是GND；' W* d- V% b1 R- W8 v
    等长检查了没问题；
    7 A% L$ A( w; n% R2.5G的频谱暂时没办法看；. g3 ]% p( Y" _6 w" ~: @$ [# \
    我们这个PCB跟xilinx的开发板差异大，不太具有对比性，不过原理方面确实是参考了开发板，开发板肯定没问题啊；
    9 K  ]& i( H! B& N$ N从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。
    & ^( l! m5 L7 u2 }2 r# P. b$ u. Z. c) |& Y1 K% U

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    xbin
  • TA的每日心情
    奋斗
    2021-3-10 15:58

    • 签到天数: 11 天

    [LV.3]偶尔看看II
    2#
    发表于 2019-3-26 18:53 | 只看该作者
    能否降频使用，降频低16位有没有出错

    点评

    gavinhuang
    谢谢回答。从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:16

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    gabbana0529

    该用户从未签到
    4#
    发表于 2019-3-27 11:13 | 只看该作者
    看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一样问题. 改bootstrap降外频测试.

    点评

    gavinhuang
    谢谢回答。 没有换参考层，数据和地址都参考的是GND； 等长检查了没问题； 2.5G的频谱暂时没办法看； 我们这个PCB跟xilinx的开发板差异大，不太具有对比性，不过原理方面确实是参考了开发板，开发板肯定没问题啊  详情 回复 发表于 2019-3-27 21:35

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    bluskly

    该用户从未签到
    5#
    发表于 2019-3-27 11:30 | 只看该作者
    还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。

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    gavinhuang
    谢谢回答。 从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:36

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    Frank9523

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    6#
    发表于 2019-3-27 13:47 | 只看该作者
    楼主有做过FPGA的DRAM Training吗？& Z. `: A( ?- Z( U. Y

    点评

    gavinhuang
    谢谢回答。 我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢了。  详情 回复 发表于 2019-3-27 21:38

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    7#
     楼主| 发表于 2019-3-27 21:16 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-27 21:26 编辑 0 T, B/ J7 j, a- J8 G
    xbin 发表于 2019-3-26 18:53) a, I7 `+ E, V0 h5 w
    能否降频使用，降频低16位有没有出错

    : C8 s# T% w( [* T. ?& a谢谢回答。
    9 X& A% X2 H; I* a4 l从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。3 ?2 e3 U) g9 H2 E1 U2 ~9 z

    ) F& j4 M3 W- R/ H! q4 N7 E9 W; v
    $ }! J9 s8 Q# e7 y: C如题目所说，禁掉高16位颗粒，只留低16位的颗粒的时候，完全没错，运行频率是2133都没错；
    . ~. d" n9 q5 V7 t' P然而反过来，禁掉低16位颗粒，只留高16位颗粒的时候，依然有错，错误数量跟32位运行的时候是同一个数量级的。5 u- g2 G6 N6 Q) a9 H# I

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    xbin
    降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗  详情 回复 发表于 2019-3-28 13:24

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    9#
     楼主| 发表于 2019-3-27 21:36 | 只看该作者
    bluskly 发表于 2019-3-27 11:30" T& A" J' @; Z
    还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。

    ' q& A4 b  F/ W7 Y' Z) I; f) P. Z谢谢回答。
    , o/ \: S# k+ u. b: W% h, t+ R" o从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。
    2 [' w% }  X8 T( Y  `* A  F& o! j

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    10#
     楼主| 发表于 2019-3-27 21:38 | 只看该作者
    Frank9523 发表于 2019-3-27 13:47& R' f0 Y* E; H' ~: `9 _  g
    楼主有做过FPGA的DRAM Training吗？
    & Y) {' ^! Z% F
    谢谢回答。7 g4 C  L* _1 J! E! s
    我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢了。9 z+ b1 r" X3 C8 _8 O) _& X" t

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    Frank9523
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题，就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/an  详情 回复 发表于 2019-3-28 08:54

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    Frank9523

    该用户从未签到
    11#
    发表于 2019-3-28 08:54 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:38
    ( y7 {5 M" t( m$ W& j  D( r2 O谢谢回答。( ]1 I0 R5 }: l6 v' {
    我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢 ...
    / n- |+ M2 ?. @, \2 ]2 B" D
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题，就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/answers/46778.html
    ' x& M) q# }5 w6 F9 _4 n     + B2 R5 n- u! W

    ' |: ^# P  `+ I. C: P5 _3 W/ ?, y! ~, a
    : ]7 _7 B  `, _2 ]' X, _; I4 k# x

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    gavinhuang
    谢谢。我们布板的时候已经考虑封装的延时进行等长了，等长方面应该没问题。你发的那个链接，我看了一下，只针对于Zynq系列的器件，我们用的KU系列，没有这个东西。  详情 回复 发表于 2019-3-28 09:59

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    gavinhuang
  • TA的每日心情
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    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    12#
     楼主| 发表于 2019-3-28 09:59 | 只看该作者
    Frank9523 发表于 2019-3-28 08:54- s* _) N+ G( H2 g7 N3 _
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇 ...
    4 s8 x& j1 C9 u  S
    谢谢。我们布板的时候已经考虑封装的延时进行等长了，等长方面应该没问题。你发的那个链接，我看了一下，只针对于Zynq系列的器件，我们用的KU系列，没有这个东西。
    # g! [  v9 }) m0 @. a- Q

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    xbin
  • TA的每日心情
    奋斗
    2021-3-10 15:58

    • 签到天数: 11 天

    [LV.3]偶尔看看II
    13#
    发表于 2019-3-28 13:24 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:165 @/ i+ K, V5 Q: b
    谢谢回答。
    . F# @8 m+ d) j从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很 ...
    4 b  `# G7 H1 ]0 v% c, L
    降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗
    . U- C  _6 k- p6 y8 F

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    gavinhuang
    1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133降到，1600，时序的裕量又多了78ps，这两个裕量加起来，至少150ps； 2、看下面的第二张图，地址控制线这些  详情 回复 发表于 2019-3-29 10:52

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    kevin890505

    该用户从未签到
    14#
    发表于 2019-3-28 17:32 | 只看该作者
    低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准，计算到每个颗粒的延时然后自己设置好寄存器。你问下FPGA的看看。

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    gavinhuang
    谢谢回答。 你说的不同颗粒DQ对齐是什么意思呢？现在我们低位颗粒上的数据是DQ0-15，高位颗粒是DQ16-31，不知道你说的是不是这个意思。 我一直在怀疑是不是FPGA的哪些设置没打开，但是让FPGA逻辑工程师确认了，  详情 回复 发表于 2019-3-29 11:11

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