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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 求教，FPGA引出来的DDR4读写错误，帮忙分析一下！
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求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

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gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
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    1#
    发表于 2019-3-26 15:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    总体情况：我们用FPGA挂了2通道的DDR4，读写出错，具体情况如下：
    3 X  j. T8 z5 P2 Z) v6 X( u4 U' C3 j( b- Y: j/ b* d& M
    1、使用的是Xilinx的KU040，引出来了2个通道的DDR4，每个通道位宽是32位，每个通道由2颗x16的DDR4颗粒组成，fly-by拓扑，设计的运行频率是2133；
    3 h- Q' \5 C# d* B! X2、bank47、48组成CH0，bank67、68组成CH1，PCB图中，右边的两个颗粒是CH0，左边的两个颗粒是CH1；( W  X1 A9 _) _3 k* J
    3、现在出现的问题是读写出错，往DDR颗粒中写满数据，再读出来，与写入的进行对比，发现错误；) G7 Q/ s/ i) ^0 p: n* G. U5 b
    4、测试的情况是，测了3块板子，3块板子的CH0都出错，有1块板子的CH1出错，2块没有错（这些测试结果，每个CH都是基于32位位宽进行测试）；- ?, B3 j9 R3 V) i7 B' {5 M4 J5 \. H
    5、重点来了，我们在逻辑程序里，把每个通道高16位的颗粒的DQ/DQS/DM信号禁掉，因为是fly-by，ADDR/CMD/CTRL禁不了，这种情况下，测试所有的板子、通道都没问题；
    ( _, j  a9 u( f  H6、我们反过来把低16位的颗粒数据信号禁掉，只保留高16位的颗粒，测试有错，错误的现象、错误个数的数量级跟之前32位都测的时候基本一致；& M2 X; [. g/ B' x
    - S( I; z2 J2 i% G; e) [
    综上，帮忙分析一下可能的原因？谢谢了！
    7 N; d; H( {- r
    * x! O( E' Q2 y1、我们曾经很怀疑逻辑程序的问题，但是说不通的是，CH1没错啊，而且我们试了用极为简单的语句去调用IP核，也会出错，而且用16位程序没出错；' {8 t! J0 Y5 Z5 Z9 x( n( k
    2、我按照FPGA的资料，仔细检查了硬件设计，也没发现什么错误；
    $ o% \0 s+ h0 G$ f, Q4 d+ D1 b7 |( G   D2 @$ I" K  X8 O8 \

    & l/ N/ i  S& e4 V7 f+ P4 `% J1 N) R$ m# u: `. [/ L

    1 y4 I3 D" A# Z2 l) m! D; F3 C$ n' W( W+ d- F
    ' h5 j1 ^/ S/ l! l4 U4 {; Z

    * j2 c( R$ S1 @7 Y" \ & i% g: w- O0 s4 i/ H# t  S/ w" _2 O
      t- \. |2 h& r$ M  D

    + A% X$ |0 M3 }6 `1 a8 {5 A9 N9 ^, @
    9 o$ Z) o, ]2 [0 Z9 |9 ?1 P9 `' g
    & s) |( v7 m8 g0 `

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

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    [LV.4]偶尔看看III
    来自 22#
     楼主| 发表于 2019-3-29 18:10 | 只看该作者
    xbin 发表于 2019-3-29 17:09
    + e7 y3 e  j! k尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。
    : X8 D6 C% g% ?+ E" ^' G. w
    是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。( }( {7 R" B- T
    0 q1 J4 e  Y: s/ u: k
    最新消息：# z) ]/ {) Q, b( P3 D# V* _
    1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！! b# A) w9 `+ Q3 Q. I. p6 R
    2、图二是官方对于图一拓扑上各个走线区域的走线要求；
    + |/ Z" p. e& X$ s9 C3、我想不通：0 |% j- s- I0 N% V. F; q
    3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；: T% ?$ y- R: [( @1 U7 D
    3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？* M6 `: m+ t5 E  c- ?  L1 q; A) e
    ' b# P9 a/ L* f% p& p  m

    ' U/ ~3 g0 ~$ B2 U* X $ d2 h* p8 \8 o1 J( K

    点评

    jeamy
    您好 我的板卡也遇到了一样的问题，终端匹配换成50欧后无错误的最高速率有提升，但是跑不到最高速，请问您找到问题原因了吗？  详情 回复 发表于 2020-10-20 18:23
    xbin
    https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问，说RTT影响DDR3使用频率。  详情 回复 发表于 2019-3-29 19:10
    xbin
    参考设计用5个DDR，你这个用2个而已，是不是也和这个有差异。有没有高速示波器，可以看看Addr在RTT的信号怎么样，说不定之前过冲下冲严重导致异常？  详情 回复 发表于 2019-3-29 18:56

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

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    [LV.4]偶尔看看III
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     楼主| 发表于 2019-3-29 10:52 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-29 11:02 编辑 $ ?; u* |, X) }& }/ W  v  y% y
    xbin 发表于 2019-3-28 13:24) z9 s0 k/ V" t+ [8 i' \2 ^' y
    降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗
    9 h* ^$ l2 {- j3 K# u
    1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133降到，1600，时序的裕量又多了78ps，这两个裕量加起来，至少150ps；8 b& ]+ X8 m4 k' L! p! C4 r! O% a

    " c* u' `( O; i! `( I" y, z2、看下面的第二张图，地址控制线这些信号，从2133降到1600的情况下，时间裕量多了124ps；
    ( v8 G* M& I. n$ }; B8 j' b8 P( [8 y' S; s
    我以前做过3年多的SI，后来转行做硬件，现在原理图、PCB都是自己画的，虽然SI方面的知识也很有限，但是我画PCB的时候已经尽量按照我的SI方面的知识去画了，我自认为一般需要关注的点我都注意到了，我实在不相信我画的这个板子连1600都跑不了，而且用的这颗FPGA，IP核配置的时候，最低也只能配到1600了。
    9 h5 d) I8 b+ d) I% c还有，禁掉高位颗粒，只留低位颗粒的情况下，跑2133完全没问题。4 y! |. @5 E1 y1 g+ d# q
    ) {$ d; p. I& i) E
    8 E9 S6 N* S$ T  ]- k
    . w+ ?( r' c  e6 L
    1 Q) |' w7 r% A  M, `- [# v

    / L0 F. C" Z- k: O/ p* T

    点评

    xbin
    1. 原理设计这块，官方有参考设计吗，有没有不一致的？ 2. 芯片底下电源正常吗 3. 有没有官方的demo板，让FPGA跑跑看，有没有bug？  详情 回复 发表于 2019-3-29 16:41

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    gavinhuang
  • TA的每日心情
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    2022-4-7 15:32

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    [LV.4]偶尔看看III
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     楼主| 发表于 2019-3-27 21:35 | 只看该作者
    gabbana0529 发表于 2019-3-27 11:138 @( |) ]6 }+ a# U/ d
    看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一 ...
    6 R- j7 |  u+ c6 b" [. u
    谢谢回答。
    & l, f0 x6 W! G1 a: y% b  b0 L& A没有换参考层，数据和地址都参考的是GND；
    1 {0 s2 G# y+ K! T$ h1 ?等长检查了没问题；( R! G: p  E0 s# m0 V& Y1 s- ]* ?
    2.5G的频谱暂时没办法看；0 [) L8 S# x4 ~* E5 n. f
    我们这个PCB跟xilinx的开发板差异大，不太具有对比性，不过原理方面确实是参考了开发板，开发板肯定没问题啊；
    ) O. z2 [. V3 H/ x+ ]. x3 ]: {从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。; f; W5 ~1 S7 o, J; I6 |! J1 J

    , Z, G& C! K3 h4 J, P! h

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    xbin
  • TA的每日心情
    奋斗
    2021-3-10 15:58

    • 签到天数: 11 天

    [LV.3]偶尔看看II
    2#
    发表于 2019-3-26 18:53 | 只看该作者
    能否降频使用，降频低16位有没有出错

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    gavinhuang
    谢谢回答。从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:16

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    gabbana0529

    该用户从未签到
    4#
    发表于 2019-3-27 11:13 | 只看该作者
    看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一样问题. 改bootstrap降外频测试.

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    gavinhuang
    谢谢回答。 没有换参考层，数据和地址都参考的是GND； 等长检查了没问题； 2.5G的频谱暂时没办法看； 我们这个PCB跟xilinx的开发板差异大，不太具有对比性，不过原理方面确实是参考了开发板，开发板肯定没问题啊  详情 回复 发表于 2019-3-27 21:35

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    bluskly

    该用户从未签到
    5#
    发表于 2019-3-27 11:30 | 只看该作者
    还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。

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    gavinhuang
    谢谢回答。 从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:36

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    Frank9523

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    6#
    发表于 2019-3-27 13:47 | 只看该作者
    楼主有做过FPGA的DRAM Training吗？
    ' t. O! @2 z& k. d; I

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    gavinhuang
    谢谢回答。 我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢了。  详情 回复 发表于 2019-3-27 21:38

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    7#
     楼主| 发表于 2019-3-27 21:16 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-27 21:26 编辑
    3 Q) j1 K' C) l0 s  n
    xbin 发表于 2019-3-26 18:53
    2 w" R2 K$ e7 k* T能否降频使用，降频低16位有没有出错
    : r3 `" m, T; e5 J2 r- [7 t, `7 v" r' x
    谢谢回答。% z3 r) O3 j; D: X! s; @
    从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。  U9 Z3 Y6 S  `+ }- r

    ! B& `3 U6 m9 a" m, v, u& f6 a" n& j* z& D' ^+ ^$ c0 i) `
    如题目所说，禁掉高16位颗粒，只留低16位的颗粒的时候，完全没错，运行频率是2133都没错；2 H/ N! P4 n3 b+ O! q% d
    然而反过来，禁掉低16位颗粒，只留高16位颗粒的时候，依然有错，错误数量跟32位运行的时候是同一个数量级的。
    - K5 c& A- M# T

    点评

    xbin
    降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗  详情 回复 发表于 2019-3-28 13:24

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    9#
     楼主| 发表于 2019-3-27 21:36 | 只看该作者
    bluskly 发表于 2019-3-27 11:30
    : A! M7 F- x1 H; M6 M还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。
      |; n. U! K7 N
    谢谢回答。
    ! L; ?8 S; |5 {从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。& O' G2 {2 c4 J# C4 r

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    10#
     楼主| 发表于 2019-3-27 21:38 | 只看该作者
    Frank9523 发表于 2019-3-27 13:47- D0 {0 e" b; L3 B3 }
    楼主有做过FPGA的DRAM Training吗？
    ' B8 o; R! I, e" h; z+ W
    谢谢回答。! g' l8 U  B% }+ Y2 [4 b
    我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢了。
    4 g+ B& D* Q7 J5 \$ {

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    Frank9523
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题，就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/an  详情 回复 发表于 2019-3-28 08:54

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    Frank9523

    该用户从未签到
    11#
    发表于 2019-3-28 08:54 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:38
    7 }; `" M0 y6 w3 l- o. B6 R3 K6 l+ b谢谢回答。
    1 ~- f6 j& n7 n我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢 ...

    $ e# x2 Z) U% B9 Q4 D" |2 r就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题，就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/answers/46778.html
    - x# z, \3 ?. a) e+ O5 m5 d     , N, d0 ^2 `0 b. f$ T* ]! B

    - `# f& p" h5 ^0 U: F) `0 |2 T4 B5 [) v# k5 V2 P( D( I# f% m
    & A2 E: ]5 y0 F7 }7 Q% f4 y

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    gavinhuang
    谢谢。我们布板的时候已经考虑封装的延时进行等长了，等长方面应该没问题。你发的那个链接，我看了一下，只针对于Zynq系列的器件，我们用的KU系列，没有这个东西。  详情 回复 发表于 2019-3-28 09:59

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    12#
     楼主| 发表于 2019-3-28 09:59 | 只看该作者
    Frank9523 发表于 2019-3-28 08:54" Y% }, S8 M# N- G
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇 ...

    2 e, X$ @: f* d& W. w& u/ ^谢谢。我们布板的时候已经考虑封装的延时进行等长了，等长方面应该没问题。你发的那个链接，我看了一下，只针对于Zynq系列的器件，我们用的KU系列，没有这个东西。  |2 r% p# x2 E/ t

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    xbin
  • TA的每日心情
    奋斗
    2021-3-10 15:58

    • 签到天数: 11 天

    [LV.3]偶尔看看II
    13#
    发表于 2019-3-28 13:24 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:16  Q" N1 S7 A; C7 l$ F' `
    谢谢回答。
    / _5 M% i3 `. Y# w. u9 i从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很 ...

    7 H" D7 w3 L! N+ r降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗' D% R# G# t, @9 C( e* d

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    gavinhuang
    1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133降到，1600，时序的裕量又多了78ps，这两个裕量加起来，至少150ps； 2、看下面的第二张图，地址控制线这些  详情 回复 发表于 2019-3-29 10:52

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    kevin890505

    该用户从未签到
    14#
    发表于 2019-3-28 17:32 | 只看该作者
    低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准，计算到每个颗粒的延时然后自己设置好寄存器。你问下FPGA的看看。

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    gavinhuang
    谢谢回答。 你说的不同颗粒DQ对齐是什么意思呢？现在我们低位颗粒上的数据是DQ0-15，高位颗粒是DQ16-31，不知道你说的是不是这个意思。 我一直在怀疑是不是FPGA的哪些设置没打开，但是让FPGA逻辑工程师确认了，  详情 回复 发表于 2019-3-29 11:11

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