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求教,FPGA引出来的DDR4读写错误,帮忙分析一下!

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    [LV.4]偶尔看看III

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    1#
    发表于 2019-3-26 15:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    总体情况:我们用FPGA挂了2通道的DDR4,读写出错,具体情况如下:$ _* i  @5 i: I7 j: _4 q

      B+ X; e. @3 C, N6 t7 u1、使用的是Xilinx的KU040,引出来了2个通道的DDR4,每个通道位宽是32位,每个通道由2颗x16的DDR4颗粒组成,fly-by拓扑,设计的运行频率是2133;
    * z) _& R; _8 T# r2、bank47、48组成CH0,bank67、68组成CH1,PCB图中,右边的两个颗粒是CH0,左边的两个颗粒是CH1;' v$ i- j3 v" U$ L: W
    3、现在出现的问题是读写出错,往DDR颗粒中写满数据,再读出来,与写入的进行对比,发现错误;
    # {4 z: J# i& Z% k3 v* }' t( B  X4、测试的情况是,测了3块板子,3块板子的CH0都出错,有1块板子的CH1出错,2块没有错(这些测试结果,每个CH都是基于32位位宽进行测试);$ e" `4 p7 l- {. n
    5、重点来了,我们在逻辑程序里,把每个通道高16位的颗粒的DQ/DQS/DM信号禁掉,因为是fly-by,ADDR/CMD/CTRL禁不了,这种情况下,测试所有的板子、通道都没问题;% b# [1 g2 J, z$ U* b
    6、我们反过来把低16位的颗粒数据信号禁掉,只保留高16位的颗粒,测试有错,错误的现象、错误个数的数量级跟之前32位都测的时候基本一致;
    3 {) C0 Z8 D: C4 C' ?$ W1 j( Z# i9 H3 W4 W) Q2 r
    综上,帮忙分析一下可能的原因?谢谢了!4 `: q; A4 H% y. d  h, x
    ( M3 |* o4 d3 \6 O7 A
    1、我们曾经很怀疑逻辑程序的问题,但是说不通的是,CH1没错啊,而且我们试了用极为简单的语句去调用IP核,也会出错,而且用16位程序没出错;
    ) N, }4 x, w& u. x2、我按照FPGA的资料,仔细检查了硬件设计,也没发现什么错误;7 ^% f1 m" o7 l4 M, c4 [

      ]9 L2 W" i" R- w0 R & K& k4 w4 _3 g7 u5 r& k

    ; I! c/ x2 N, l, ^1 g
    5 R, z7 _# v5 V: c  j: v
    ; P( n; ^+ S( ]5 b5 Z/ ` 6 P: q; G5 y( O! V* F# p
    ! x+ }5 t+ J1 r
    - M+ e5 U" @2 }' L

    ; B( u+ B0 u( R, }5 T
    . [; t; y, l! l$ v6 u
    + E. d, o; m- k* x3 R9 q# \' N* j; s 6 V) d, e( K. m' j0 z) Z

    ; U# P! J7 G$ t! w
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    [LV.4]偶尔看看III

    来自 22#
     楼主| 发表于 2019-3-29 18:10 | 只看该作者
    xbin 发表于 2019-3-29 17:09, h$ P( s2 U2 m4 `7 L# z6 N
    尴尬了,第三点,看来还是硬件的问题呀。这锅你要背了。

    4 l; p/ o0 t/ I7 h. h是啊,早就基本上指向硬件了,但是就是找不到硬件的问题点。
    8 ?3 H" e: s/ r4 i3 h& t; `
    $ S1 E. p$ |+ N; w0 H% z最新消息:8 ^3 `: l4 i" g2 M7 S& L
    1、请看以下图一官方推荐的拓扑,地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT,今天在其中一块板子上试了一种办法,就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧,然后这块板子没出问题了!!!!
    ! E3 `( A' u- R* h2、图二是官方对于图一拓扑上各个走线区域的走线要求;; R9 `1 o$ [; f; ?; F
    3、我想不通:
    9 I% S# w( |5 }; E3.1)、官方推荐的端接电阻是39.2,我就是按这个阻值做的,这个端接电阻怎么至于影响这么大,从来没见过DDR需要换这个端接电阻的;; k7 t! L! _! S& L/ S
    3.2)、唯一比较合理地解释是,我主走线(控36欧姆)的区域,占总长的比例太小了,因为这个板子上,DDR颗粒距离主控芯片实在太近,除了两头BGA的fanout区域,能够正常控阻抗的区域实在太短了,现在从FPGA到第一个颗粒的长度,总长也就1700mil左右,两个颗粒之间的距离大概450mil,能控36欧姆的走线长度,有的信号上只有两三百mil,难道是这个原因,所以50欧姆的端接更匹配?
    0 L: ?1 A4 e- a9 v- X7 q: r- b* T% A7 f' F
    ( d- L5 D8 y; P& D( [
      x6 F+ t- ~! P1 Q& t/ [

    点评

    您好 我的板卡也遇到了一样的问题,终端匹配换成50欧后无错误的最高速率有提升,但是跑不到最高速,请问您找到问题原因了吗?  详情 回复 发表于 2020-10-20 18:23
    https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问,说RTT影响DDR3使用频率。  详情 回复 发表于 2019-3-29 19:10
    参考设计用5个DDR,你这个用2个而已,是不是也和这个有差异。有没有高速示波器,可以看看Addr在RTT的信号怎么样,说不定之前过冲下冲严重导致异常?  详情 回复 发表于 2019-3-29 18:56
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     楼主| 发表于 2019-3-29 10:52 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-29 11:02 编辑
    , M, Q& ^& V! r: D9 t
    xbin 发表于 2019-3-28 13:24
    ) N* O2 q+ f0 a降到1600有改善,不是说明和信号完整性有关吗?FPGA和DDR芯片底下电源正常吗
    ' u6 K! L4 X6 K  _
    1、本来FPGA内部就能自动调整DQ、DQ是的读写时序,能够调整的幅度多达75ps,再看下面的第一张图,从2133降到,1600,时序的裕量又多了78ps,这两个裕量加起来,至少150ps;
    : m  n9 k& o$ O4 B2 ~# j. r% `3 {% }. h) N: e
    2、看下面的第二张图,地址控制线这些信号,从2133降到1600的情况下,时间裕量多了124ps;% W% c& s6 k/ n2 O! {# o6 Q

    1 |, Z; F5 {$ E/ O( ?- `( U我以前做过3年多的SI,后来转行做硬件,现在原理图、PCB都是自己画的,虽然SI方面的知识也很有限,但是我画PCB的时候已经尽量按照我的SI方面的知识去画了,我自认为一般需要关注的点我都注意到了,我实在不相信我画的这个板子连1600都跑不了,而且用的这颗FPGA,IP核配置的时候,最低也只能配到1600了。
    9 P3 E2 G: N7 r* N3 s  z. N还有,禁掉高位颗粒,只留低位颗粒的情况下,跑2133完全没问题。8 ]/ ?, S) J7 x. y0 o' M- c
    4 M) b  ?; G  ~- K2 R" {- M: ~, I

    ( ^- k+ X7 p$ g* y2 E+ P 7 A  V8 W! P  @$ Q) n/ s

    9 a! ]0 t7 w  m$ E
    5 J& k1 Y( P: C, G- ~" N

    点评

    1. 原理设计这块,官方有参考设计吗,有没有不一致的? 2. 芯片底下电源正常吗 3. 有没有官方的demo板,让FPGA跑跑看,有没有bug?  详情 回复 发表于 2019-3-29 16:41
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     楼主| 发表于 2019-3-27 21:35 | 只看该作者
    gabbana0529 发表于 2019-3-27 11:13" K/ N5 Y3 t. i9 ]1 J
    看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一 ...
    . V2 B& |* H% V  i+ n% |; M6 |# X
    谢谢回答。
    & \, r5 w, P7 h: a8 z( d* a没有换参考层,数据和地址都参考的是GND;+ ?- M. u. F6 _7 z" O
    等长检查了没问题;' L7 Z2 ^& B8 Q
    2.5G的频谱暂时没办法看;* p" B& h/ G5 e7 |! Z
    我们这个PCB跟xilinx的开发板差异大,不太具有对比性,不过原理方面确实是参考了开发板,开发板肯定没问题啊;1 M0 n4 }5 I; H" J8 s2 P( _
    从2133降频至1600有改善,但是还是有错,我觉得降到1600了,时序、信号质量方面的余量应该很充足了,不应该再出错了才对,所以我倾向于不是信号完整性方面的问题。& @, b1 Q. [2 ?, F0 [  I

    : {: s3 _3 \( e: Q
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    2#
    发表于 2019-3-26 18:53 | 只看该作者
    能否降频使用,降频低16位有没有出错

    点评

    谢谢回答。从2133降频至1600有改善,但是还是有错,我觉得降到1600了,时序、信号质量方面的余量应该很充足了,不应该再出错了才对,所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:16

    该用户从未签到

    4#
    发表于 2019-3-27 11:13 | 只看该作者
    看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一样问题. 改bootstrap降外频测试.

    点评

    谢谢回答。 没有换参考层,数据和地址都参考的是GND; 等长检查了没问题; 2.5G的频谱暂时没办法看; 我们这个PCB跟xilinx的开发板差异大,不太具有对比性,不过原理方面确实是参考了开发板,开发板肯定没问题啊  详情 回复 发表于 2019-3-27 21:35

    该用户从未签到

    5#
    发表于 2019-3-27 11:30 | 只看该作者
    还是降频看看能稳定不,不能稳定的话基本也不太可能是layout的问题。

    点评

    谢谢回答。 从2133降频至1600有改善,但是还是有错,我觉得降到1600了,时序、信号质量方面的余量应该很充足了,不应该再出错了才对,所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:36

    该用户从未签到

    6#
    发表于 2019-3-27 13:47 | 只看该作者
    楼主有做过FPGA的DRAM Training吗?
    3 S7 v: i: k7 |. b

    点评

    谢谢回答。 我不知道您说的FPGA DRAM Training是啥意思?我们应该没做过,您能更加详细地说一下吗,谢谢了。  详情 回复 发表于 2019-3-27 21:38
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    [LV.4]偶尔看看III

    7#
     楼主| 发表于 2019-3-27 21:16 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-27 21:26 编辑
    4 h1 Z1 V( D- P' \. v; J
    xbin 发表于 2019-3-26 18:53- J3 ^2 v: X) e0 W- v2 a
    能否降频使用,降频低16位有没有出错

    9 d  c+ x- c2 I( @& ^谢谢回答。0 t; e! a* m: r2 g9 B
    从2133降频至1600有改善,但是还是有错,我觉得降到1600了,时序、信号质量方面的余量应该很充足了,不应该再出错了才对,所以我倾向于不是信号完整性方面的问题。
    ! ?+ Q9 l' X1 V' q6 g! ]  j
    # b( {" L6 b* }/ O- C- J5 _: I# ?
      t( ^; u% h6 O0 ]; m% J# A如题目所说,禁掉高16位颗粒,只留低16位的颗粒的时候,完全没错,运行频率是2133都没错;" M/ @# |: K, a# R: n. f  a
    然而反过来,禁掉低16位颗粒,只留高16位颗粒的时候,依然有错,错误数量跟32位运行的时候是同一个数量级的。) f3 H+ q% |1 A3 e- V* W! ]) ]

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    降到1600有改善,不是说明和信号完整性有关吗?FPGA和DDR芯片底下电源正常吗  详情 回复 发表于 2019-3-28 13:24
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    9#
     楼主| 发表于 2019-3-27 21:36 | 只看该作者
    bluskly 发表于 2019-3-27 11:30
    & v/ d3 r1 z" p5 n3 i. x0 S还是降频看看能稳定不,不能稳定的话基本也不太可能是layout的问题。
    2 n5 q+ K$ C+ b9 U2 @6 t! F
    谢谢回答。
    : a0 M* C. T& Y1 B7 G* s; T9 r8 C从2133降频至1600有改善,但是还是有错,我觉得降到1600了,时序、信号质量方面的余量应该很充足了,不应该再出错了才对,所以我倾向于不是信号完整性方面的问题。. Z# f5 {, Q8 G3 W  E
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    10#
     楼主| 发表于 2019-3-27 21:38 | 只看该作者
    Frank9523 发表于 2019-3-27 13:474 @/ M2 o- b! W
    楼主有做过FPGA的DRAM Training吗?
    5 a: h# r) M5 x- z/ j, k, s, T# m3 H/ A9 [
    谢谢回答。
    ! b  R6 Z, c1 e, O! D% z% y1 \我不知道您说的FPGA DRAM Training是啥意思?我们应该没做过,您能更加详细地说一下吗,谢谢了。
    % j9 N) C" L9 @* I& w

    点评

    就是根据你布板的走线长度,计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题,就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/an  详情 回复 发表于 2019-3-28 08:54

    该用户从未签到

    11#
    发表于 2019-3-28 08:54 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:382 d) }0 r6 B5 R. w& y* [. M# \
    谢谢回答。
    7 \% U+ O: d) n, B; g4 o9 E: F我不知道您说的FPGA DRAM Training是啥意思?我们应该没做过,您能更加详细地说一下吗,谢谢 ...

    3 V( F( D. z6 d% e/ _就是根据你布板的走线长度,计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题,就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/answers/46778.html+ S0 H1 O8 }' n

    ) o' _4 d# R( X5 |) R
    " @1 e" ?/ d# l" ~/ q) A6 C  \/ C, y) I2 l  g/ K# U% y) f

    1 c1 a1 r5 V! P; M& L6 U

    点评

    谢谢。我们布板的时候已经考虑封装的延时进行等长了,等长方面应该没问题。你发的那个链接,我看了一下,只针对于Zynq系列的器件,我们用的KU系列,没有这个东西。  详情 回复 发表于 2019-3-28 09:59
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    12#
     楼主| 发表于 2019-3-28 09:59 | 只看该作者
    Frank9523 发表于 2019-3-28 08:54
    ) C+ v3 S3 D; y2 ?9 l# G就是根据你布板的走线长度,计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇 ...
    ' u7 N3 U$ Y6 y
    谢谢。我们布板的时候已经考虑封装的延时进行等长了,等长方面应该没问题。你发的那个链接,我看了一下,只针对于Zynq系列的器件,我们用的KU系列,没有这个东西。9 ?- e, I- q0 |* l( c$ J5 Y
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    2021-3-10 15:58
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    13#
    发表于 2019-3-28 13:24 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:16
    : O% ^' N: _' a; H谢谢回答。& r0 u8 ~9 q& O/ a0 W/ ?
    从2133降频至1600有改善,但是还是有错,我觉得降到1600了,时序、信号质量方面的余量应该很 ...

    & L/ d1 _( J; s9 t: ~' h  e2 Q% y9 ^降到1600有改善,不是说明和信号完整性有关吗?FPGA和DDR芯片底下电源正常吗
    ! s! g$ l- O8 o5 b7 F" n1 x

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    1、本来FPGA内部就能自动调整DQ、DQ是的读写时序,能够调整的幅度多达75ps,再看下面的第一张图,从2133降到,1600,时序的裕量又多了78ps,这两个裕量加起来,至少150ps; 2、看下面的第二张图,地址控制线这些  详情 回复 发表于 2019-3-29 10:52

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    14#
    发表于 2019-3-28 17:32 | 只看该作者
    低位没问题,高位没问题,是不是因为fly-by要不同颗粒DQ要对齐?FPGA不知道是怎么玩的,CPU类的是自动校准,计算到每个颗粒的延时然后自己设置好寄存器。你问下FPGA的看看。

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    谢谢回答。 你说的不同颗粒DQ对齐是什么意思呢?现在我们低位颗粒上的数据是DQ0-15,高位颗粒是DQ16-31,不知道你说的是不是这个意思。 我一直在怀疑是不是FPGA的哪些设置没打开,但是让FPGA逻辑工程师确认了,  详情 回复 发表于 2019-3-29 11:11
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