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楼主: gavinhuang
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求教,FPGA引出来的DDR4读写错误,帮忙分析一下!

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    2022-4-7 15:32
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    [LV.4]偶尔看看III

    16#
     楼主| 发表于 2019-3-29 11:11 | 只看该作者
    kevin890505 发表于 2019-3-28 17:32
    ; h% ~/ m$ ?* f8 E9 \: I低位没问题,高位没问题,是不是因为fly-by要不同颗粒DQ要对齐?FPGA不知道是怎么玩的,CPU类的是自动校准 ...
    " G9 Q$ V( [/ U, O/ `; ?
    谢谢回答。% ?5 m7 j  u* U. `5 [8 G
    你说的不同颗粒DQ对齐是什么意思呢?现在我们低位颗粒上的数据是DQ0-15,高位颗粒是DQ16-31,不知道你说的是不是这个意思。
    ( Z) c, e" P5 H+ U+ y) X) e3 @8 ?' O' K
    我一直在怀疑是不是FPGA的哪些设置没打开,但是让FPGA逻辑工程师确认了,实在找不到可设置的地方了。现在发帖也希望让做过FPGA的朋友们帮忙看一下的。
    # |& ?, A" i. w$ m
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    [LV.3]偶尔看看II

    17#
    发表于 2019-3-29 16:41 | 只看该作者
    gavinhuang 发表于 2019-3-29 10:52+ G' a1 Q# I5 V( j/ @) P7 p) ?8 ^# O
    1、本来FPGA内部就能自动调整DQ、DQ是的读写时序,能够调整的幅度多达75ps,再看下面的第一张图,从2133 ...

    , M; a* r, p- G; k" [+ ^4 }/ a1. 原理设计这块,官方有参考设计吗,有没有不一致的?" Y& v# J; K' h& l0 }" E1 X
    2. 芯片底下电源正常吗$ \. T# b+ w0 t: Y
    3. 有没有官方的demo板,让FPGA跑跑看,有没有bug?* u, ]" a/ Q( N" K6 s- j  @% `

    点评

    1、原理设计几乎就是参照官方的参考设计去做的;  详情 回复 发表于 2019-3-29 16:58
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    [LV.4]偶尔看看III

    18#
     楼主| 发表于 2019-3-29 16:58 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-29 17:00 编辑 ( q  k7 y- G. W! G. O
    xbin 发表于 2019-3-29 16:41
    ' |* {* }7 n' @1. 原理设计这块,官方有参考设计吗,有没有不一致的?
    " \# d; p" c0 m" @# ]7 a  |2. 芯片底下电源正常吗
    , s: F9 B) ?  }. `  m3 Z3. 有没有官方的demo板 ...
    + f1 s% R+ j' k% p5 J; N
    1、原理设计几乎就是参照官方的参考设计去做的,根据走线便利性调整了一些信号所在的管脚,官方明确说可以调整的,调整的时候需要按照一定的要求调整,确认我们都满足了的;
    ) I- K4 t! k' z2 ~# H8 Z* |7 B2、芯片底下电源正常;
    & j, ^- F" A  ?! w3、有官方的开发板,开发板跑着肯定没问题啊;( ^4 v0 y  }; j4 {

    点评

    尴尬了,第三点,看来还是硬件的问题呀。这锅你要背了。  详情 回复 发表于 2019-3-29 17:09

    该用户从未签到

    19#
    发表于 2019-3-29 17:01 | 只看该作者
    上面的DDR4是高16位吗?看下FPGA的读写平衡打开了吗.

    点评

    谢谢回答。 你说的“上面的DDR4”是指我PCB图里面上面的那个颗粒吗,上面的是低位,下面的才是高位。 没找到FPGA的读写平衡相关的设置选项,所以应该是默认打开的才对。  详情 回复 发表于 2019-3-29 17:38
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    [LV.3]偶尔看看II

    20#
    发表于 2019-3-29 17:09 | 只看该作者
    gavinhuang 发表于 2019-3-29 16:58
    - O) @! o) e( K0 `1、原理设计几乎就是参照官方的参考设计去做的,根据走线便利性调整了一些信号所在的管脚,官方明确说可 ...

    # n: {0 Q! a  ~4 O* G/ d) j 尴尬了,第三点,看来还是硬件的问题呀。这锅你要背了。: N% u. p' A! i( y

    点评

    是啊,早就基本上指向硬件了,但是就是找不到硬件的问题点。 最新消息: 1、请看以下图一官方推荐的拓扑,地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT,今天在其中一块板子上试了一种办法,就是把地址/命令  详情 回复 发表于 2019-3-29 18:10
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    21#
     楼主| 发表于 2019-3-29 17:38 | 只看该作者
    哈哈061 发表于 2019-3-29 17:01. \1 Q6 r2 ?. e5 x( b
    上面的DDR4是高16位吗?看下FPGA的读写平衡打开了吗.
    * z0 M1 w0 l) F' g/ ?8 c
    谢谢回答。
    5 m/ V1 _' i8 @3 q# P
    4 j& q  @( s/ I, O- q- d  W你说的“上面的DDR4”是指我PCB图里面上面的那个颗粒吗,上面的是低位,下面的才是高位。
    0 ^) T' G+ [& I% |( d& z. Y2 R3 g6 T: [) s
    没找到FPGA的读写平衡相关的设置选项,所以应该是默认打开的才对。
    3 W1 T0 n# |* e' f. x# p
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    22#
     楼主| 发表于 2019-3-29 18:10 | 只看该作者
    xbin 发表于 2019-3-29 17:098 V) @, x/ h3 v
    尴尬了,第三点,看来还是硬件的问题呀。这锅你要背了。

    , W% w' |1 M1 R* K4 k/ k是啊,早就基本上指向硬件了,但是就是找不到硬件的问题点。# R4 V9 t; Y, ]" y; o4 A

    5 y) M  O2 i  j; Y最新消息:
    : m9 Z, Z' v; X( ?6 d6 U6 I2 X1、请看以下图一官方推荐的拓扑,地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT,今天在其中一块板子上试了一种办法,就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧,然后这块板子没出问题了!!!!* `1 P" X3 G4 Q' J* o  y7 l" N! s0 K; p
    2、图二是官方对于图一拓扑上各个走线区域的走线要求;& C1 _5 f, j/ z  F( s
    3、我想不通:' r$ {$ N- s7 T5 F. Y2 _+ Q' j
    3.1)、官方推荐的端接电阻是39.2,我就是按这个阻值做的,这个端接电阻怎么至于影响这么大,从来没见过DDR需要换这个端接电阻的;: Q' `! R, h8 z" W
    3.2)、唯一比较合理地解释是,我主走线(控36欧姆)的区域,占总长的比例太小了,因为这个板子上,DDR颗粒距离主控芯片实在太近,除了两头BGA的fanout区域,能够正常控阻抗的区域实在太短了,现在从FPGA到第一个颗粒的长度,总长也就1700mil左右,两个颗粒之间的距离大概450mil,能控36欧姆的走线长度,有的信号上只有两三百mil,难道是这个原因,所以50欧姆的端接更匹配?
    # |$ |  s$ l* Z$ q; N3 L0 O  |# e# [$ @0 G; c# N; u& ^

    * {& O/ Q* _. s! e/ E# a$ M
    ( W3 I* c$ `7 m0 ]) g( U- L  Y

    点评

    您好 我的板卡也遇到了一样的问题,终端匹配换成50欧后无错误的最高速率有提升,但是跑不到最高速,请问您找到问题原因了吗?  详情 回复 发表于 2020-10-20 18:23
    https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问,说RTT影响DDR3使用频率。  详情 回复 发表于 2019-3-29 19:10
    参考设计用5个DDR,你这个用2个而已,是不是也和这个有差异。有没有高速示波器,可以看看Addr在RTT的信号怎么样,说不定之前过冲下冲严重导致异常?  详情 回复 发表于 2019-3-29 18:56
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    发表于 2019-3-29 18:56 | 只看该作者
    gavinhuang 发表于 2019-3-29 18:10( H+ f7 o5 D' d: F( t1 J; U6 p
    是啊,早就基本上指向硬件了,但是就是找不到硬件的问题点。2 F# g) c+ x& k7 w) A0 R
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    最新消息:

    7 ^) l7 T0 g7 Z8 {参考设计用5个DDR,你这个用2个而已,是不是也和这个有差异。有没有高速示波器,可以看看Addr在RTT的信号怎么样,说不定之前过冲下冲严重导致异常?
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    24#
    发表于 2019-3-29 19:10 | 只看该作者
    gavinhuang 发表于 2019-3-29 18:10
    0 t8 O' _6 K0 n4 z+ C- D是啊,早就基本上指向硬件了,但是就是找不到硬件的问题点。$ M1 ~5 w% o* f6 D* y( i& ?9 |
    6 Z9 k1 Q/ S! `  @6 q1 ?' j) D5 P
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    ' y9 Z) [8 \+ ?: P) T) W* e
    https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问,说RTT影响DDR3使用频率。* T" ]. z3 j. f- n" b$ L

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    25#
    发表于 2019-4-19 11:44 | 只看该作者
    检查一下高位颗粒的电源走线,会不会存在远端电压跌落的问题。

    该用户从未签到

    26#
    发表于 2020-1-6 15:06 | 只看该作者
    最后解决了吗?6 q2 G1 j5 ^3 z/ `$ e+ J
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    2025-7-10 15:11
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    [LV.7]常住居民III

    28#
    发表于 2020-1-7 22:22 | 只看该作者
    学习一下了:)

    该用户从未签到

    29#
    发表于 2020-1-9 11:50 | 只看该作者
    学习了,谢谢各位分享解决思路,想问问楼主最后问题解决了吗?

    “来自电巢APP”

    该用户从未签到

    30#
    发表于 2020-8-5 16:33 | 只看该作者
    学习了一下,不错啊
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