求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

gavinhuang

kevin890505 发表于 2019-3-28 17:32
低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准 ...

; Z$ g# U( P% b0 j1 L9 z谢谢回答。
5 f6 c5 Z1 p! }2 H# u- X你说的不同颗粒DQ对齐是什么意思呢？现在我们低位颗粒上的数据是DQ0-15，高位颗粒是DQ16-31，不知道你说的是不是这个意思。
% s3 I: V, _4 H* g
2 _& a+ U. N; H6 H: G( C) a我一直在怀疑是不是FPGA的哪些设置没打开，但是让FPGA逻辑工程师确认了，实在找不到可设置的地方了。现在发帖也希望让做过FPGA的朋友们帮忙看一下的。
1 _. f1 W5 [. ^3 }( g* ~- f& k4 ]

xbin

gavinhuang 发表于 2019-3-29 10:52
. c/ g& a" _# r1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133 ...

, H+ E' u0 J" w* B9 z+ f3 h1. 原理设计这块，官方有参考设计吗，有没有不一致的？
) J, m0 B* ]2 k& N7 D0 C% r9 c2. 芯片底下电源正常吗
5 R) o, B5 |$ H5 O7 {3. 有没有官方的demo板，让FPGA跑跑看，有没有bug？
5 J& {! H6 s% h+ U

gavinhuang

# G9 h3 P/ [5 ?$ ?' v6 E# \

xbin 发表于 2019-3-29 16:41
. e, k: c. e; s* _6 {1. 原理设计这块，官方有参考设计吗，有没有不一致的？
7 x' V. B; e& N, a; N( r: Y; }: Z( w2. 芯片底下电源正常吗
( G4 k) `) ?/ @) T1 k3. 有没有官方的demo板 ...

( E  O# q+ y6 \/ d( y$ a3 X, {- _1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可以调整的，调整的时候需要按照一定的要求调整，确认我们都满足了的；
2、芯片底下电源正常；
3、有官方的开发板，开发板跑着肯定没问题啊；
7 _* L: J6 j3 n( D1 p

哈哈061

上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

xbin

gavinhuang 发表于 2019-3-29 16:58
1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可 ...

尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。
' k: E5 e2 i! o

gavinhuang

哈哈061 发表于 2019-3-29 17:01
& i  d& V: {4 c1 F. ~上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

谢谢回答。
2 B2 L& f6 ]! s5 T& K1 s
你说的“上面的DDR4”是指我PCB图里面上面的那个颗粒吗，上面的是低位，下面的才是高位。
1 O9 x4 E' \& s/ ~. }+ ?- V
2 `% J  `3 N4 R% ]6 k4 Z没找到FPGA的读写平衡相关的设置选项，所以应该是默认打开的才对。
0 g- u8 X7 ?, C

gavinhuang

xbin 发表于 2019-3-29 17:09
. x1 d+ x7 h' s尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。
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最新消息：
' U& N5 Z+ k( _. [9 X: `) p1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！
2、图二是官方对于图一拓扑上各个走线区域的走线要求；
, G# V7 i& i# ~" P3、我想不通：
3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；
3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？



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xbin

gavinhuang 发表于 2019-3-29 18:10
是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。

. y% c8 h, m" K! L1 B最新消息：

参考设计用5个DDR，你这个用2个而已，是不是也和这个有差异。有没有高速示波器，可以看看Addr在RTT的信号怎么样，说不定之前过冲下冲严重导致异常？
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xbin

gavinhuang 发表于 2019-3-29 18:10
  t9 [% C# _7 x: r0 p$ l" G  {4 t是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。
( c9 _9 x, U* D2 \# S
最新消息：

https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问，说RTT影响DDR3使用频率。
. T9 _2 Z. q! h/ U* Q7 t( y

千里之行

检查一下高位颗粒的电源走线，会不会存在远端电压跌落的问题。

hhawwl

最后解决了吗？
2 Y( I! k6 J& |3 d# W! U: ]

anguchou

:):)

garden009

学习一下了:)

tellmewhen

学习了，谢谢各位分享解决思路，想问问楼主最后问题解决了吗？

dqwuf2008

学习了一下，不错啊