求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

gavinhuang

kevin890505 发表于 2019-3-28 17:32
低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准 ...

, l1 {; N; f9 j+ C2 L( Y谢谢回答。
. n$ ~4 D+ t/ ]! q你说的不同颗粒DQ对齐是什么意思呢？现在我们低位颗粒上的数据是DQ0-15，高位颗粒是DQ16-31，不知道你说的是不是这个意思。
4 h) H$ l5 R+ v7 l
我一直在怀疑是不是FPGA的哪些设置没打开，但是让FPGA逻辑工程师确认了，实在找不到可设置的地方了。现在发帖也希望让做过FPGA的朋友们帮忙看一下的。

xbin

gavinhuang 发表于 2019-3-29 10:52
1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133 ...

- X3 r$ I% M/ u9 [+ Q: E9 S3 T1. 原理设计这块，官方有参考设计吗，有没有不一致的？
2. 芯片底下电源正常吗
3. 有没有官方的demo板，让FPGA跑跑看，有没有bug？
  s6 f4 J% I4 l) z

gavinhuang

xbin 发表于 2019-3-29 16:41
2 D3 b; h1 H1 _% k# k( v/ ~8 P# E1. 原理设计这块，官方有参考设计吗，有没有不一致的？
2. 芯片底下电源正常吗
0 \) `) Z4 B% l, g3. 有没有官方的demo板 ...

9 e+ @7 e  M1 d5 Q8 N1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可以调整的，调整的时候需要按照一定的要求调整，确认我们都满足了的；
2、芯片底下电源正常；
0 {7 c3 b; F9 e+ `' [4 b3、有官方的开发板，开发板跑着肯定没问题啊；

哈哈061

上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

xbin

gavinhuang 发表于 2019-3-29 16:58
1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可 ...

9 b- \  S: s2 }. |; S& \& X 尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

gavinhuang

哈哈061 发表于 2019-3-29 17:01
: g: N3 y1 L3 X1 w上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

谢谢回答。
# ^5 s  }# l  ~' \6 q6 [
你说的“上面的DDR4”是指我PCB图里面上面的那个颗粒吗，上面的是低位，下面的才是高位。
3 H) ]$ D9 `* b; A+ O3 @- a$ I9 K6 X
- ]) M& h0 V# [: {没找到FPGA的读写平衡相关的设置选项，所以应该是默认打开的才对。
  E0 H0 P- X" E) t

gavinhuang

xbin 发表于 2019-3-29 17:09
" @8 _; q+ Q5 ?3 |+ r$ [尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

' B' {) c+ g3 r' W( c! m, M是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。

5 N) P6 E- U" e最新消息：
1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！
2、图二是官方对于图一拓扑上各个走线区域的走线要求；
" z, O9 X: c' W8 ~, R3、我想不通：
7 I3 e9 c+ S0 L! d/ u* A7 a2 l/ F3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；
  H' Z+ H0 ?9 x3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？

- z3 q7 l7 M! P* w  a  p

xbin

gavinhuang 发表于 2019-3-29 18:10
是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。
9 q4 `2 x( _' A
2 P2 Z4 U" b8 T最新消息：

参考设计用5个DDR，你这个用2个而已，是不是也和这个有差异。有没有高速示波器，可以看看Addr在RTT的信号怎么样，说不定之前过冲下冲严重导致异常？

xbin

gavinhuang 发表于 2019-3-29 18:10
是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。

4 {" l+ p/ m" I) R7 L最新消息：

) `4 T6 V3 F. d' d: Xhttps://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问，说RTT影响DDR3使用频率。

千里之行

检查一下高位颗粒的电源走线，会不会存在远端电压跌落的问题。

hhawwl

最后解决了吗？
+ D0 {3 P2 V$ w. u0 M% |# I

anguchou

:):)

garden009

学习一下了:)

tellmewhen

学习了，谢谢各位分享解决思路，想问问楼主最后问题解决了吗？

dqwuf2008

学习了一下，不错啊