TA的每日心情 | 慵懒 2022-4-7 15:32 |
---|
签到天数: 27 天 [LV.4]偶尔看看III
|
, W% w' |1 M1 R* K4 k/ k是啊,早就基本上指向硬件了,但是就是找不到硬件的问题点。# R4 V9 t; Y, ]" y; o4 A
5 y) M O2 i j; Y最新消息:
: m9 Z, Z' v; X( ?6 d6 U6 I2 X1、请看以下图一官方推荐的拓扑,地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT,今天在其中一块板子上试了一种办法,就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧,然后这块板子没出问题了!!!!* `1 P" X3 G4 Q' J* o y7 l" N! s0 K; p
2、图二是官方对于图一拓扑上各个走线区域的走线要求;& C1 _5 f, j/ z F( s
3、我想不通:' r$ {$ N- s7 T5 F. Y2 _+ Q' j
3.1)、官方推荐的端接电阻是39.2,我就是按这个阻值做的,这个端接电阻怎么至于影响这么大,从来没见过DDR需要换这个端接电阻的;: Q' `! R, h8 z" W
3.2)、唯一比较合理地解释是,我主走线(控36欧姆)的区域,占总长的比例太小了,因为这个板子上,DDR颗粒距离主控芯片实在太近,除了两头BGA的fanout区域,能够正常控阻抗的区域实在太短了,现在从FPGA到第一个颗粒的长度,总长也就1700mil左右,两个颗粒之间的距离大概450mil,能控36欧姆的走线长度,有的信号上只有两三百mil,难道是这个原因,所以50欧姆的端接更匹配?
# |$ | s$ l* Z$ q; N3 L0 O |# e# [$ @0 G; c# N; u& ^
* {& O/ Q* _. s! e/ E# a$ M
( W3 I* c$ `7 m0 ]) g( U- L Y |
|