2017年9月7日公益PCB评审报告节选

EDA365QA

1.电源焊盘没有钢网
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EDA365QA

7.关键信号参考面不完整，多次跨分割及悬空
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fengyu6117

EDA365QA 发表于 2017-9-8 09:06
10.此类器件都是光耦器件，建议挖空处理。所有层都不要过线

如果需要挖空光耦下面，也不能完全隔离好啊，那不就需要光耦前端走线路径所有层都需要挖空了吗。
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pcb

菜鸟小泽 发表于 2017-9-12 20:34
请问版主该图片列举的光耦器件速率达到了多少，可以作为平时设计的一个参考

光耦是隔离器件,是靠光电来耦合的不用考虑速率.

EDA365QA

2.由于U1输出的4输模拟信号需要穿过数字区域(VC)到电源区域(VS)，因此建议信号靠近旁路电阻(R51)进入电源区域后再分开
* {* \, R2 p3 p4 \+ h
1 t! H5 L  F5 g& n! {7 d+ t

EDA365QA

3.串口器件周边的5个电容建议都加粗处理
9 H+ Y9 ~. Q" V1 i8 \# o

EDA365QA

4.6V从电源(U6)到产生模拟5V的电源模块(U7)只有TOP层这些连接，需要加宽
! ~6 }3 A) S% o, W# A6 t; n

EDA365QA

5.晶振供电电路，加粗处理
" s$ d* ~) f1 V4 N# {7 `

EDA365QA

6.参考面上有多余的挖空区域，导致时钟信号参考面部完整

" i" t. O  q( H" F- g

EDA365QA

8.变压器前后需要做隔离处理

" F2 u; x# M& i6 X

EDA365QA

9.USB是差动信号，需要按照差分走线

1 w8 e3 O% F3 a& ?5 ~; `+ m8 T3 L5 I

EDA365QA

10.此类器件都是光耦器件，建议挖空处理。所有层都不要过线
8 x! W* ~/ m8 v  W$ W# w" F

紫菁

邹华逊

学习了！！！

Csec

学习了，很强大！！！

丶vagrant

look look  , study hard

qilinwang66