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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 请教6层板叠层问题
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请教6层板叠层问题

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shipaopao

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1#
发表于 2016-7-5 13:23 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
现有一个6层板需要设计
! q: Y. c1 Z4 a- R: z# D1 T目前设计/ w  r2 J# z3 \2 F! j$ V5 e
方案1                                                                                              ~, H3 u' W$ {+ C/ L0 ?. |3 g2 P1 I3 m
TOP      （RF信号、主芯片、SDRAM等）            
6 i$ d% W% G6 I' f% N& d  bGND                                       
2 ]+ p5 M0 Y9 j$ C/ ]! `6 GS1        （100M ADC data、48M  U data、104M SDRAM data、  100M data、48M data） 顺时针                                            8 i# l6 K- L/ K$ i( L
S2        （                           48M  U  data、104M SDRAM A/Ctr、100M data、50M data） 顺时针                       / T& P/ \" P6 H/ U
POWER                                    - a' U* y; H& s/ }& J- g: j
BOT     （DCDC、LDO、滤波电容）  
" x0 u: T( \- H! }0 l
" M+ h7 h0 X( A8 y( D; S不知这种布线是否安全，求推荐更好的叠层设计。
0 o* f. ^) ]% f% Z, n1 j; h# @0 x  X- S谢谢！
; h$ H! v8 _1 U  ^: Q$ {( n  W+ j' j                                         
8 z9 q* \) [& j- L- z0 h  V# [

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chen.che.ch.c.

该用户从未签到
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发表于 2016-7-5 16:43 | 只看该作者
RF信号参考第二层，根据阻抗算出来线宽会非常细。。。建议解决方案：RF线位置挖掉第二层的铜，将第三层铺上铜让其参考第三层的铜，既能满足阻抗也会让线宽宽一些

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layout小二

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发表于 2016-7-6 09:49 | 只看该作者
参考地可以共用一个问题不大。SDRAM部分6层也能满足,关键是RF部分占了板子的多大面积。RF部分可以参考第2层。不是高频基本问题不大。高频尽量短也可以。电源部分以走线为主。满足电源要求即可，其余部分铺满地较好。至于SDRM有一个相邻参考地即可仅个人经验仅供参考

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980155498cai
  • TA的每日心情
    开心
    2020-5-19 15:39

    • 签到天数: 10 天

    [LV.3]偶尔看看II
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    发表于 2016-7-5 18:49 | 只看该作者
    7 v: }6 f6 K# f
    首先的看你的需求，第一就是是否控制阻抗，第二就是你的电源是否很多，如果很多那么就会大面积的跨分割，第三如果控制阻抗，板厚是否满足做6层板，如果板厚太厚会有加层的，比如假八层和真八层的价格是一样的，做假层还不如做真层呢，这样信号质量更高

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    why_not

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    2#
    发表于 2016-7-5 13:32 | 只看该作者
    第一：板厚是否是1.2mm以下？, n* \) w& ^, n2 n; n  p6 A# U
    第二.：两个内层走线是否有阻抗匹配的要求？2 W, |- H: o+ n2 a9 ?& G" g* T
    如果以上两个条件均满足的话建议更改为八层板的叠层结构，不然在制板时候制版厂会按照假八层做，但是假八层的价格要比真六层贵。
    # ~! }9 d8 y/ d+ _2 b/ G

    点评

    shipaopao
    板厚1.6mm 内层走线需要阻抗控制50欧姆  详情 回复 发表于 2016-7-5 15:02

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    孟菲

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    3#
    发表于 2016-7-5 14:01 | 只看该作者
    建议把S2改成GND，所有的高速线走S1层

    点评

    shipaopao
    兼容设计比较多，BGA下基本全部散出，一层走出实现不了  详情 回复 发表于 2016-7-5 15:03

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    shipaopao

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    4#
     楼主| 发表于 2016-7-5 15:02 | 只看该作者
    why_not 发表于 2016-7-5 13:32. Y5 M7 k/ q( |4 {$ e$ [+ d
    第一：板厚是否是1.2mm以下？
    5 U4 ^: R$ i7 O# m* E& R2 e9 s: h第二.：两个内层走线是否有阻抗匹配的要求？
    : N) r# {1 j+ c如果以上两个条件均满足的话建 ...
    3 Z; k, i) [7 [
    板厚1.6mm5 z  p3 b1 E; X; r2 K
    内层走线需要阻抗控制50欧姆! b% n) s  G8 I" W

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    shipaopao

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    5#
     楼主| 发表于 2016-7-5 15:03 | 只看该作者
    孟菲 发表于 2016-7-5 14:01
    + ^, g) u6 t1 ^8 P& ~建议把S2改成GND，所有的高速线走S1层

    0 y% a; u* u3 @1 L) w' I) E; G兼容设计比较多，BGA下基本全部散出，一层走出实现不了
    & X! x# D) I! n& d

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    chen.che.ch.c.

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    6#
    发表于 2016-7-5 16:38 | 只看该作者
    S2层参考power层可能会因为电源分割导致跨参考面，导致阻抗突变，建议走8层  推荐叠层：SPSPSSPS

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    chen.che.ch.c.

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    8#
    发表于 2016-7-5 16:44 | 只看该作者
    会使RF信号损耗小一些

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    980155498cai
  • TA的每日心情
    开心
    2020-5-19 15:39

    • 签到天数: 10 天

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    9#
    发表于 2016-7-5 17:49 | 只看该作者
    首先的看你的需求，第一就是是否控制阻抗，第二就是你的电源是否很多，如果很多那么就会大面积的跨分割，第三如果控制阻抗，板厚是否满足做6层板，如果板厚太厚会有加层的，比如假八层和真八层的价格是一样的，做假层还不如做真层呢，这样信号质量更高

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    zhm

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    11#
    发表于 2016-7-6 08:48 | 只看该作者
    从LZ提供的反馈来看，至少有RF、数字、模拟地3个了。RF需要考虑隔层参考，也就是第2层需要掏空部分。6层板做来下，几乎没有考虑SI的可能了。大量的信号质量将不是非常好

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    michaell

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    13#
    发表于 2016-7-6 10:21 | 只看该作者
    这个叠层也是可以的，注意走线与电源和gnd平面的处理。

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    li262925

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    15#
    发表于 2016-7-8 10:55 | 只看该作者
    六层板  这样貌似是最理想的叠构了  利用率最高价格较低    需要注意特殊信号线的处理

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