Allegro 166导Netlist后约束规则经常会掉，怎解

J蓝虹

如题，目前是每导一次netlist就得把DCF重导一次。有没有更好的解决办法。谢谢
1 N, S" ?  n/ Y1 {2 |1 a1 l* g  n, w

zhuyt05

原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对名称，一般是在PCB中设置的，但原理图中可以设置，而且可以导入PCB中，会对PCB的差分对产生影响，还有BUS NAME, LINE width , 设置规则等等。如果是复制了别人的项目，很容易出现这类问题，因为你不知道别人的原理图给导线添加了什么属性，而那个配置文件默认很多属性都导入PCB中。

J蓝虹

zhuyt05 发表于 2016-6-29 10:55
原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对 ...

Copy别的原理图是可能会有这种情况。我们原理图自个画的，不存在外来干扰导致CM 被覆盖的问题。能上个图或者哪个菜单下勾选掉不相关属性么？
/ R9 J' F4 [: W% t; A9 r5 R$ P2 ?

J蓝虹

南林维京 发表于 2016-7-6 20:57
( p$ `3 Q3 J! u; ^1 i如果没错的话，应该是在后成原理图时，有个地方要设置一下，
: b, l% n# c+ U) d: T3 W以前我也碰到过

) K& m6 m. D. o一般都默认产生的，所以在想究竟哪步出了问题
) d! Q5 w: ]# w2 t0 n* o6 a

980155498cai

为什么会掉呢？？你做了什么

J蓝虹

980155498cai 发表于 2016-6-28 12:36
/ k4 y9 N. _$ ?% S' n! @1 h& \为什么会掉呢？？你做了什么

4 y: C4 C8 \9 s: d, Y2 H这也是疑问的地方，net-in之后经常掉。原理图用的是capture的

980155498cai

J蓝虹 发表于 2016-6-28 13:19
这也是疑问的地方，net-in之后经常掉。原理图用的是capture的

& A  Q, h: [* `你有到过原理图吗？？？

J蓝虹

980155498cai 发表于 2016-6-28 14:24
) n* ~- k- n* j+ N$ v你有到过原理图吗？？？

一般都默认出来，不做其他勾选。

980155498cai

J蓝虹 发表于 2016-6-28 16:00
一般都默认出来，不做其他勾选。

9 d. D7 T4 ^: o0 \9 O) D默认的话就会掉的
4 v7 P. C7 L2 }: n

J蓝虹

980155498cai 发表于 2016-6-28 17:37
默认的话就会掉的

0 A" y5 T- m3 b" b请问下你们是怎么导出的？

li262925

请问 netlist文件是那种来源    一方网表还是三方网表  ？

J蓝虹

li262925 发表于 2016-6-29 13:36
请问 netlist文件是那种来源    一方网表还是三方网表  ？

不是三方的
6 l% N8 v; o) z: B

happyliangkeshu

有这样的事

南林维京

如果没错的话，应该是在后成原理图时，有个地方要设置一下，
以前我也碰到过

南林维京

tetup 里面有个选项的，
你要打个勾试下