156.25M时钟信号回沟问题

荒村战士 · 发表于 2016-5-9 19:33

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上图时时钟测试图和数据，下图是PCB走线图，请大神分析一下这么短的走线为啥会有回沟呢？是因为时钟晶振放在背面的缘故吗？有两个过孔的缘故。

zjg473 · 发表于 2017-5-6 13:13

1.楼主这是差分线吧，156M的时钟算是高速信号，除了上面说的几种情况，还需要注意的是过孔换层，意味着你的参考层也换了，所以这时候应该在过孔的地方增加接地孔，从而使参考层连贯。
2.另外这种差分线过孔之后还交叉走线，这种走法不好吧
3、以上都是可能的原因分析，最终都需要靠仿真来确认，以验证你的分析是否正确

kz_llq · 发表于 2016-5-18 15:55

电容的排放估计是为了PCB的美观，做到横成排竖成列，很多layout house的PCB工程师都这样，为了看起来的美观，常规的信号线是无所谓的，但是对于156M这样的时钟来说一点的stub都是致命的。同事晶振的布局就是个错误，应该和IC共面。由于过孔的换层导致了回钩的出现

荒村战士 · 发表于 2016-5-10 09:57

cousins 发表于 2016-5-10 08:18
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1.晶振放在背面是怕芯片发热影响晶振的参数。
2.为啥电容这么摆放，我也不太清楚，是布局时没有注意的缘故吧，

cousins · 发表于 2016-5-10 08:18

这种回沟是因为你走线交叉而且电容离晶振太远的原因，为什么会这么设计？难道Controller的design guide没有提及电容的摆放和走线的关键点吗？

荒村战士 · 发表于 2016-5-10 09:53

cousins 发表于 2016-5-10 08:18
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刚接手别人的案子，请大神指点下！

minibmw888 · 发表于 2016-5-11 11:45

应该是因为反射导致的有回沟

雷霆之剑 · 发表于 2016-5-17 09:21

刘兵0916 · 发表于 2016-5-17 11:28

1.测试点形成小的天线、
2.电容打孔太远

705621057 · 发表于 2016-5-19 15:06

一般来说，受端的起振电路应该是越靠近受端越好，尽量让起振回路最短且粗，并包地处理，减少其他电路对起振电路的干扰；你这个套电路的布局离受端太远了，起振回路又换层了，你这信号能好的起来才怪

hugowong · 发表于 2016-5-19 23:16

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学习学习

hootasp · 发表于 2016-5-22 14:52

学习学习

tanghao113 · 发表于 2016-5-23 09:57

不一定是走线长短的原因，还有可能是芯片管脚的输入电容太大反射导致的，估计在die上测的波形会好很多，但这需要仿真结合实测对比验证。

美丽人生1130 · 发表于 2016-5-24 10:13

涨见识了，不错

suiyufeng726 · 发表于 2016-5-25 13:23

容性负载导致

djadfas · 发表于 2016-11-22 16:07

呵呵

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[仿真讨论] 156.25M时钟信号回沟问题

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