求助，原理图位号重排之后更新网表到pcb就乱了

fh3953

这个板子之前做过一板，然后这一板加了很多东西，都是从别的工程里直接copy过来的，然后位号就乱了。
+ H. M8 d1 u* u8 s3 F6 y1 {现在lay完了板子，把原理图位号重排一下，然后更新到pcb就成这样了，元件各种飞，网络乱成一锅粥了，还好我文件都有备份。
不知道这是我操作问题还是怎么的，会出这种情况。
有没有什么办法可以重排位号之后正确的更新到pcb？

fh3953

lxh19861215 发表于 2016-3-7 11:20
, D  L. g) a0 |6 X在PCB里面重标，然后反标到原理图中。参考附件反标的文档.

多谢！之前没勾preserve currente prefixs，所以重排一直有问题。现在重排可以了，但是回注的时候提示Unable to read physical netlist data.
求解，这个怎么破？
6 w. M3 x0 V2 d  Y. q, ]& i0 ?) R0 p
7 B  v: M1 y* B9 S下面是log，能否帮忙看看，谢谢！

Spawning... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
unzip:  cannot find either feedbackview.cdsz or feedbackview.cdsz.zip.
! z5 a/ i, f8 w9 P8 e6 kINFO(ORCAP-36108): Starting the Swp file dumping process ...
/ }. T5 h! o. R7 {, r6 VLoading netlist files ...
: L6 a0 {; l3 f1 s: V& zLoading... D:\SPB_DATA\6735\ALLEGRO/pstchip.dat
7 e+ H+ ^# D' k$ [& s( L4 r' o
Loading... D:\SPB_DATA\6735\ALLEGRO/pstxprt.dat
$ g* ~5 H/ H+ E) O( V, c; k
Loading... D:\SPB_DATA\6735\ALLEGRO/pstxnet.dat
7 H4 ^6 z. O+ T) j9 r) ppackaging the design view...Loading physical design view ...Loading... D:\SPB_DATA\6735\ALLEGRO/funcview.dat
! o" k% j: I' `8 i  h1 S#549 ERROR(SPCODD-549): No physical part found for COMP_DEVICE_TYPE=PJ-393_PJ-393_PJ-393, regenerate the netlist to sync with Allegro board.
              ERROR(SPCODD-516): Line Number: 178
#1 ERROR(ORCAP-36027): Unable to read physical netlist data.
#2 ERROR(ORCAP-36025): Aborting Swap file creation... Please correct the above errors and retry.

0 c  R4 T5 m; Q. |9 D9 GExiting... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
/ {) r4 r% ~% {6 D; iINFO(ORCAP-32005): *** Done ***

4 P7 x' q- ~0 v( j2 s3 ~, I
3 d- K$ ?, ?& o7 U0 Y. D6 l

; k# `( I- ^4 P& {- ^

fh3953

Projectaker 发表于 2016-3-5 13:29
$ [/ h' D3 Q: v你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。
/ b* V% ^( z* d另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排
3 Z( ~5 b6 x( G; J- k+ ~

fh3953

partime 发表于 2016-3-6 15:02
用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦

然而并没有你和他，只有一个我....
小公司的硬件就是全包啊全包。
还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？
: _/ P2 {! c" U

Projectaker

你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作，记得要备份。

zqy610710

pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这样的skill

fh3953

zqy610710 发表于 2016-3-5 15:04
4 L$ U# \' w. \& ppcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这 ...

( Z/ U+ m% S  `: I/ Apcb重排位号我试过，位号的前缀都变掉了。
那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。
" t  m: N# T4 V3 T" H9 \" p3 t9 h电阻都变成U开头的了...
" t) ?' D) r' R

Projectaker

这个等待最佳答案吧！朋友

jyl518

也想知道原因

bashao

恢复你的PCB，反标回原理图  看看 ，现在你的原理图位号都变了   再怎么导都还会出现这样的问题

ms642799785

也想知道原因

jingjisong

希望有解决的方法。我一般是不选全部重新编号，后面添加的自动编号。。。。

ms7021

没碰到过，我也是原理图更改后更新到网表，不过很少进行重新编号再更新

longzhiming99

Projectaker 发表于 2016-3-5 13:29
+ J& q" R7 j/ T你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

( t. C- F- {: ^, U6 j# d' j8 G 谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈

longzhiming99

Projectaker 发表于 2016-3-5 16:20
这个等待最佳答案吧！朋友

: d' j1 Z, o: M很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。

zqy610710

上楼说的就算Pcb器件不飞，那网络全变了，那也得重新布局布线呀！

partime

用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦