求助，原理图位号重排之后更新网表到pcb就乱了

fh3953

这个板子之前做过一板，然后这一板加了很多东西，都是从别的工程里直接copy过来的，然后位号就乱了。
  t& e& w' ?2 u现在lay完了板子，把原理图位号重排一下，然后更新到pcb就成这样了，元件各种飞，网络乱成一锅粥了，还好我文件都有备份。
" Y9 v. _% k4 K, t不知道这是我操作问题还是怎么的，会出这种情况。
- B  s* j" |4 |( H2 P( b) |有没有什么办法可以重排位号之后正确的更新到pcb？

fh3953

lxh19861215 发表于 2016-3-7 11:20
$ k+ Q; {  Z* c- H$ h$ u在PCB里面重标，然后反标到原理图中。参考附件反标的文档.

$ u" R5 d" Z5 j5 s+ v  v2 Z多谢！之前没勾preserve currente prefixs，所以重排一直有问题。现在重排可以了，但是回注的时候提示Unable to read physical netlist data.
# L* ], D3 i) [5 I6 b* c+ p4 c- x求解，这个怎么破？

下面是log，能否帮忙看看，谢谢！
$ S  E( g0 u( _! g
1 S8 S) P+ l4 _* W* }Spawning... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
$ W3 _1 s1 p. H7 J) W0 gunzip:  cannot find either feedbackview.cdsz or feedbackview.cdsz.zip.
6 b' T/ e" C! M2 lINFO(ORCAP-36108): Starting the Swp file dumping process ...
Loading netlist files ...
& _1 c3 I( ^2 K! M$ u2 kLoading... D:\SPB_DATA\6735\ALLEGRO/pstchip.dat

  c6 L* W% n# ^, d3 iLoading... D:\SPB_DATA\6735\ALLEGRO/pstxprt.dat
% n7 p, C- K* C7 [& @, r( C
Loading... D:\SPB_DATA\6735\ALLEGRO/pstxnet.dat
- c$ w9 Z) @. i. u2 d# O/ E$ Opackaging the design view...Loading physical design view ...Loading... D:\SPB_DATA\6735\ALLEGRO/funcview.dat
#549 ERROR(SPCODD-549): No physical part found for COMP_DEVICE_TYPE=PJ-393_PJ-393_PJ-393, regenerate the netlist to sync with Allegro board.
              ERROR(SPCODD-516): Line Number: 178
#1 ERROR(ORCAP-36027): Unable to read physical netlist data.
#2 ERROR(ORCAP-36025): Aborting Swap file creation... Please correct the above errors and retry.
. h# E+ @8 v/ C4 ?3 g
8 V+ X0 Z5 u+ NExiting... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
" J4 S. ?' P& J5 ~; ~/ l, h6 hINFO(ORCAP-32005): *** Done ***
9 l- ?. F- z0 d
( f+ `/ z4 C2 U' w

& h9 q" ^  ^# G: v2 J8 f

fh3953

Projectaker 发表于 2016-3-5 13:29
你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

: s5 `- q7 t; i  O( A' U' N" ^- l我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。
7 A1 N, X4 B6 w, j- w% W6 F另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排
0 ?4 Y. W$ }3 ^1 }2 `5 P, z

fh3953

partime 发表于 2016-3-6 15:02
4 C  h2 b2 I( {用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦

# ?4 o1 J) _" a: j# r然而并没有你和他，只有一个我....
5 I( M: M! K9 T1 ^, f8 Q$ p) N小公司的硬件就是全包啊全包。
还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？
$ u5 w: t* X4 _" B. @

Projectaker

你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作，记得要备份。

zqy610710

pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这样的skill

fh3953

zqy610710 发表于 2016-3-5 15:04
pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这 ...

pcb重排位号我试过，位号的前缀都变掉了。
那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。
  m9 m3 o- }7 y" O0 V" S电阻都变成U开头的了...

Projectaker

这个等待最佳答案吧！朋友

jyl518

也想知道原因

bashao

恢复你的PCB，反标回原理图  看看 ，现在你的原理图位号都变了   再怎么导都还会出现这样的问题

ms642799785

也想知道原因

jingjisong

希望有解决的方法。我一般是不选全部重新编号，后面添加的自动编号。。。。

ms7021

没碰到过，我也是原理图更改后更新到网表，不过很少进行重新编号再更新

longzhiming99

Projectaker 发表于 2016-3-5 13:29
( Z* S  q' J  u. `# W你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈
# k& C9 I3 S3 w6 H

longzhiming99

Projectaker 发表于 2016-3-5 16:20
这个等待最佳答案吧！朋友

8 h6 X" {* K/ ?5 \很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。
& Y- q9 G8 G- w8 v  x' I

zqy610710

上楼说的就算Pcb器件不飞，那网络全变了，那也得重新布局布线呀！

partime

用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦