DDR3仿真，基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

xfire · 发表于 2015-4-20 13:54

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向各位大神请教：

假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范，PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型，由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。

问：基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说，对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用，谢谢！

xfire · 发表于 2015-4-21 13:14

菩提老树发表于 2015-4-21 12:47% b2 n6 j& `: |& a
如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异

解答的都是各大版主，真是受宠若惊，碉堡了

我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。

例如A、B两家的SOC都是双核的CORTEX-A9，市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下，采用A公司的布局布线约束规则。

小白莫怪，欢迎拍砖。

jomvee · 发表于 2015-4-21 16:22

xfire 发表于 2015-4-21 13:14/ j6 [# @- C i- c6 _) e; e+ j
解答的都是各大版主，真是受宠若惊，碉堡了$ C7 Q$ U) [/ F' t& N
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我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿 ...

说明各大版主平时工作都比较闲

DDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否则就不准确，包括电压幅度\VI\VT曲线，这样说来，仿真结果可以参考，但时序上的分析可能就不一定了，一是封装形式是否一致的问题，二是时序余量严苛，些许差异可能导致不同的设计指导意见。

xfire · 发表于 2015-4-23 09:38

www860077 发表于 2015-4-23 09:30
% E( }. |9 V+ r# ~4 x, w" l要看A B公司他们DDR的Controller和PHY使用的IP是否一样，Die上的DeCap是否相同，封装的设计是否类似，这些 ...

shark4685 · 发表于 2015-4-20 15:03

楼主，有个东西叫JEDEC..

xfire · 发表于 2015-4-20 15:43

shark4685 发表于 2015-4-20 15:03
$ j. |0 ~) \# p: w4 S; X( f+ ]楼主，有个东西叫JEDEC..

不太懂大神指的是啥意思

cousins · 发表于 2015-4-20 16:04

DDR规范，所有的DDR通讯都是要满足这个规范的基本要求

shark4685 · 发表于 2015-4-20 16:15

JESD79-3E.pdf (5.05 MB, 下载次数: 66)

JEDEC DDR3 SDRAM Specification

xfire · 发表于 2015-4-20 16:19

cousins 发表于 2015-4-20 16:042 P, b1 r* d, P9 q# `- g2 Q
DDR规范，所有的DDR通讯都是要满足这个规范的基本要求

谢谢大神

xfire · 发表于 2015-4-20 16:19

shark4685 发表于 2015-4-20 16:15
: n" F( P5 Y0 sJEDEC DDR3 SDRAM Specification

谢谢大神的资料，先研究下

dzkcool · 发表于 2015-4-21 09:16

结果可以参考

xfire · 发表于 2015-4-21 11:04

dzkcool 发表于 2015-4-21 09:16# J8 T& x8 ]) l: m/ h
结果可以参考

谢谢杜老师

菩提老树 · 发表于 2015-4-21 12:47

如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异

xfire · 发表于 2015-4-21 17:01

jomvee 发表于 2015-4-21 16:22
! G# h: w$ u1 {1 q* d说明各大版主平时工作都比较闲
$ `+ b5 G$ P" g* S. u0 X# T) i: w1 z+ u3 A, k1 T( ]8 S
DDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否 ...

cool