DDR3仿真，基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

xfire

向各位大神请教：

假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范，PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型，由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
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  k! ?0 h3 P, @. L问：基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说，对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用，谢谢！
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xfire

菩提老树 发表于 2015-4-21 12:47
4 q3 S/ S$ ]$ W+ X  {8 p3 B3 K9 t如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异

. Y' U5 R1 y  j. Y2 N5 @4 [解答的都是各大版主，真是受宠若惊，碉堡了
" F: K3 W, A+ D" l1 n% H
0 ^, k% ^) R; c1 V我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
  v5 E! D/ L( J/ h- |6 i; _$ {
例如A、B两家的SOC都是双核的CORTEX-A9，市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下，采用A公司的布局布线约束规则。

小白莫怪，欢迎拍砖。
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jomvee

xfire 发表于 2015-4-21 13:14
解答的都是各大版主，真是受宠若惊，碉堡了

我的出发点是，在B公司的SOC没有仿真模型的情况下，通过仿 ...

说明各大版主平时工作都比较闲

DDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否则就不准确，包括电压幅度\VI\VT曲线，这样说来，仿真结果可以参考，但时序上的分析可能就不一定了，一是封装形式是否一致的问题，二是时序余量严苛，些许差异可能导致不同的设计指导意见。
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xfire

www860077 发表于 2015-4-23 09:30
4 j" g( {5 c% F7 `+ b要看A B公司他们DDR的Controller和PHY使用的IP是否一样，Die上的DeCap是否相同，封装的设计是否类似，这些 ...

9 n% P1 F2 n  ~1 i# {+ @1 r4 i赞      

shark4685

楼主，有个东西叫JEDEC..

xfire

shark4685 发表于 2015-4-20 15:03
楼主，有个东西叫JEDEC..

. _5 g) Y. F& B+ A不太懂大神指的是啥意思

cousins

DDR规范，所有的DDR通讯都是要满足这个规范的基本要求

shark4685

JESD79-3E.pdf (5.05 MB, 下载次数: 66)

2015-4-20 16:15 上传

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; {, Z) Z- K! ]5 E  E
. z0 a9 p5 g% G: HJEDEC DDR3 SDRAM Specification
$ g1 O6 c) e; o+ r$ t7 j1 c6 g

xfire

cousins 发表于 2015-4-20 16:04
; H5 y- ~7 n7 N3 @DDR规范，所有的DDR通讯都是要满足这个规范的基本要求

. L$ M+ V$ d8 k5 p) N谢谢大神

xfire

shark4685 发表于 2015-4-20 16:15
# H1 i7 J7 _. C( W- KJEDEC DDR3 SDRAM Specification

谢谢大神的资料，先研究下

dzkcool

结果可以参考

xfire

dzkcool 发表于 2015-4-21 09:16
结果可以参考

谢谢杜老师

菩提老树

如果单纯的讲模型的话，是不可以完全替代的，毕竟每一家的SIP设计是不一样的，这样参数就会有些差异

xfire

jomvee 发表于 2015-4-21 16:22
0 m& F. h/ z) I% V( v2 n说明各大版主平时工作都比较闲
( E" N2 N, O6 a4 |( }- z
DDR3总线要求满足相关标准，不同公司提供的IBIS基本上差异不大吧，否 ...

cool
2 E: r! E$ {4 c$ c! a

www860077

要看A B公司他们DDR的Controller和PHY使用的IP是否一样，Die上的DeCap是否相同，封装的设计是否类似，这些对结果有很大的影响