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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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向各位大神请教:8 s! u* n( z# Y+ N3 {2 c. k/ Z

, Q, g2 h+ A: X% p9 \1 Y: J假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。" u: |, Z0 `' d- T

, P$ G6 |- V5 e问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!
0 p8 q$ d1 h+ w$ v; Z

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47
; q$ l1 h5 N  Q: V( Y$ c; ?如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

  J$ |4 X9 l- [- D8 E* O* O解答的都是各大版主,真是受宠若惊,碉堡了5 m" S0 Q3 H4 O5 c+ S
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我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
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" X* ?8 I+ h( y+ \例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。5 r- ^- ^9 _. ?) b' J" v0 M

2 m: }; ?" T" w/ }6 `6 M小白莫怪,欢迎拍砖。. c0 U6 r: T# ]' ]( U

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:140 i5 k/ o8 o( ]  P- u
解答的都是各大版主,真是受宠若惊,碉堡了8 B3 G& Q4 s$ o4 U# j

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说明各大版主平时工作都比较闲
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( z+ W3 ^1 }7 i# {DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。
% x& B! t) q' b  F: i$ M0 q) I

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cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
3 i0 e/ z& H* `' j5 J6 B要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...

* v. l+ L% v5 l5 @% M7 |* o赞      

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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:033 w+ B. H- G& G, q
楼主,有个东西叫JEDEC..
3 I- F' j' k9 K+ H3 c0 H4 W
不太懂大神指的是啥意思* F! p8 z% \0 t

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66)
$ t+ M& Y7 D! R8 x3 [& D6 G& |" \
5 x% r7 |! w7 v6 j0 _JEDEC DDR3 SDRAM Specification2 A" R% j2 h( \# j7 S7 m

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谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04' f* I6 T0 |5 r8 E) I
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

+ k! M( l$ `* n: V* m谢谢大神* W1 E- j5 L+ o+ N0 e

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15
% T* J9 A+ L8 q; L# iJEDEC DDR3 SDRAM Specification
. [( @1 c  d" b& y$ ?" C
谢谢大神的资料,先研究下
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  • TA的每日心情
    开心
    2024-2-21 15:59
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    [LV.8]以坛为家I

    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

    点评

    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

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    9#
     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:16
    % E/ c8 i0 d* U* |6 b9 o结果可以参考

    ' ^1 P$ f6 W& K+ _谢谢杜老师

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    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

    点评

    解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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    13#
     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:224 `8 _6 [- s8 u1 Y+ f( r# i
    说明各大版主平时工作都比较闲
    $ q1 j7 o0 Y. A
    ( S, O. F' N0 o4 N" E/ }* FDDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...

    0 C1 v2 q, g. u3 Q4 Ncool
    5 ?$ C9 \3 V% w9 u5 @4 Q

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    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

    点评

    赞  详情 回复 发表于 2015-4-23 09:38
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