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关于DDR设计的一些疑问

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  • TA的每日心情
    奋斗
    2023-7-12 15:27
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    [LV.1]初来乍到

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    1#
    发表于 2015-4-16 15:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    各位看官:9 I3 X1 a) e1 M& u* @; [
          近日闲来无事,又做了一下三星S3C6410的设计,在DDR部分的硬件开发指南中有下面这么一段话:% l4 y# ?' }0 a2 u, j) c4 }
    数据信号包括DQ,DQM,DQS信号,共分了四个组。
    # |* x7 A# Z# ^5 M6 i( V$ {同一小组的信号的长度匹配必须在1.5mm(约60mil)以内,并且尽量在一个信号层内走线,如果同一组的信号在不同的信号层内走线,必须进行PCB的层的阻抗匹配。
    : z; b* Q( P" h% s6 c# D6 P" c  ]0 s1 S  r4 d
    数据信号 MASK信号 CLOCK
    DQ[7:0] DQM0 DQS0
    DQ[15:8] DQM1 DQS1
    DQ[16:23] DQM2 DQS2
    DQ[24:32] DQM3 DQS3

    % Y5 \% Z* y4 A2 Y2 W) T& E因为是新手,所以产生了一些疑问:) L1 w9 h( p3 G( z3 k# l) ~
    1、按照上面的说法,我是不是可以理解:只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件,那么我就可以不做阻抗控制?% J3 }0 C" X: a7 A' C0 b, _. C
    2、DDR的阻抗通常我们可以看到两种:单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm,即使封装中pad的值只做到0.2mm,那么出线宽度最大基本上也只能做到4mil而已,再加上板厚控制在1.2mm以内,这样一来,很难控制上诉阻抗。那么:
    ; F  x3 H  l) c' K& lA、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方,阻抗是否可以做调整,比如调整到单线 60 Ohm  和  差分 120 Ohm?
    , s! J' z$ ~* B; o8 `; o" RB、阻抗值是通过什么确定的?
    0 {7 B9 Q" f* C+ f  i0 h
    ( p& ]8 E- J* M* [0 }跪求解惑!!!  z" M: _; K) O/ d3 ]0 D

    该用户从未签到

    2#
    发表于 2015-4-16 17:23 | 只看该作者
    1,必须控制阻抗。同时要同组同层走线,等长误差控制60mil" w0 }9 M$ ^# N3 E' _% H# B- V
    7 I: R8 e0 U- E, M; J# y% A
    2, A 可以。0 U1 C$ j4 |5 T5 {* ]8 m
    * F; ~: A+ g. a; x1 O
    B,影响阻抗有以下因素:线宽,板厚,铜厚,表面工艺,介电系数等。

    点评

    谢谢大师解惑,明白了  详情 回复 发表于 2015-4-17 10:17
  • TA的每日心情

    2019-11-20 15:36
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    [LV.1]初来乍到

    3#
    发表于 2015-4-16 18:11 | 只看该作者
    楼主理解有误,走线不同层的时候,要做层的阻抗匹配,而非线的阻抗

    点评

    这样一说俺就明白了,谢谢  详情 回复 发表于 2015-4-17 10:16

    该用户从未签到

    4#
    发表于 2015-4-17 09:20 | 只看该作者
    不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配(物理工艺限制没办法的事)

    点评

    谢谢指导  详情 回复 发表于 2015-4-17 10:18
  • TA的每日心情
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    2023-7-12 15:27
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2015-4-17 10:16 | 只看该作者
    flywinder 发表于 2015-4-16 18:11
    " {( T0 o7 B& ]* Z' q4 v楼主理解有误,走线不同层的时候,要做层的阻抗匹配,而非线的阻抗

    % J4 A: J; P% x: G这样一说俺就明白了,谢谢
    % J% C8 N, w7 z3 _
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    [LV.1]初来乍到

    6#
     楼主| 发表于 2015-4-17 10:17 | 只看该作者
    jimmy 发表于 2015-4-16 17:23
    5 f' u, G' p6 p6 G: ^1,必须控制阻抗。同时要同组同层走线,等长误差控制60mil, c% O' \/ B/ W9 p* A
    6 ]0 x( D1 ?% |
    2, A 可以。
    * {3 T' N) R/ W: a! u! E% t
    谢谢大师解惑,明白了
    % _* k: t2 F) r. Z$ E) B3 {
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2015-4-17 10:18 | 只看该作者
    不再专业 发表于 2015-4-17 09:20# _7 t0 g% h3 A: g3 K
    不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配(物理工艺限制没办法 ...
    5 w4 k7 J- v* a8 N/ [2 }9 |
    谢谢指导
    * d2 v* O- d" Q' ]) F. U: {
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