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关于DDR设计的一些疑问

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  • TA的每日心情
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    2023-7-12 15:27
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    [LV.1]初来乍到

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    1#
    发表于 2015-4-16 15:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    各位看官:
    ) ^+ m/ B1 W/ m, A; V0 [      近日闲来无事,又做了一下三星S3C6410的设计,在DDR部分的硬件开发指南中有下面这么一段话:9 ?( ^" o  e) _
    数据信号包括DQ,DQM,DQS信号,共分了四个组。
    - m. y2 N) @8 d" y同一小组的信号的长度匹配必须在1.5mm(约60mil)以内,并且尽量在一个信号层内走线,如果同一组的信号在不同的信号层内走线,必须进行PCB的层的阻抗匹配。
    & t  u* E7 Q8 {7 e& @* q9 H8 N7 S3 f3 B  R6 n; {
    数据信号 MASK信号 CLOCK
    DQ[7:0] DQM0 DQS0
    DQ[15:8] DQM1 DQS1
    DQ[16:23] DQM2 DQS2
    DQ[24:32] DQM3 DQS3

    " v6 {" n; s: z9 F" V1 F1 n" v( A因为是新手,所以产生了一些疑问:  F# B! ~! w: h- m1 M" f" \+ K
    1、按照上面的说法,我是不是可以理解:只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件,那么我就可以不做阻抗控制?
      J5 W7 p+ D. _. H2 C6 y' A. u2、DDR的阻抗通常我们可以看到两种:单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm,即使封装中pad的值只做到0.2mm,那么出线宽度最大基本上也只能做到4mil而已,再加上板厚控制在1.2mm以内,这样一来,很难控制上诉阻抗。那么:
    " r8 h5 I) E& p: O; M9 O& R) XA、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方,阻抗是否可以做调整,比如调整到单线 60 Ohm  和  差分 120 Ohm?6 @3 F" q& L9 |# Y6 O& n( Y
    B、阻抗值是通过什么确定的?& N8 z$ j, x+ s6 ?/ u2 d

    5 F, Y5 v# m7 @8 O跪求解惑!!!: `* J7 J6 g9 _; A

    该用户从未签到

    2#
    发表于 2015-4-16 17:23 | 只看该作者
    1,必须控制阻抗。同时要同组同层走线,等长误差控制60mil
    / A  ]1 B2 F/ L* s- _# G8 \7 u5 b( z! N- h6 k7 o4 r* f" l
    2, A 可以。
    " }# [2 L( Q1 a2 D
    ; Z" e, K5 O% b; \4 f8 D5 BB,影响阻抗有以下因素:线宽,板厚,铜厚,表面工艺,介电系数等。

    点评

    谢谢大师解惑,明白了  详情 回复 发表于 2015-4-17 10:17
  • TA的每日心情

    2019-11-20 15:36
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    [LV.1]初来乍到

    3#
    发表于 2015-4-16 18:11 | 只看该作者
    楼主理解有误,走线不同层的时候,要做层的阻抗匹配,而非线的阻抗

    点评

    这样一说俺就明白了,谢谢  详情 回复 发表于 2015-4-17 10:16

    该用户从未签到

    4#
    发表于 2015-4-17 09:20 | 只看该作者
    不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配(物理工艺限制没办法的事)

    点评

    谢谢指导  详情 回复 发表于 2015-4-17 10:18
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2015-4-17 10:16 | 只看该作者
    flywinder 发表于 2015-4-16 18:11
    : }5 f( ], U: x楼主理解有误,走线不同层的时候,要做层的阻抗匹配,而非线的阻抗
    2 m( I1 _6 j% Z+ d
    这样一说俺就明白了,谢谢
    " d5 ]9 e9 k* C# j2 ^1 P% B
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    [LV.1]初来乍到

    6#
     楼主| 发表于 2015-4-17 10:17 | 只看该作者
    jimmy 发表于 2015-4-16 17:23' Z6 H' H4 O1 Y/ Q/ C$ f
    1,必须控制阻抗。同时要同组同层走线,等长误差控制60mil8 `7 W! K( w0 C/ v' A, k

    % m' r1 A5 P, [' ]& J& L/ g2, A 可以。

    % G; L5 [! p( {4 `( R谢谢大师解惑,明白了
    ' W; B6 ^' X7 a% y* G
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    7#
     楼主| 发表于 2015-4-17 10:18 | 只看该作者
    不再专业 发表于 2015-4-17 09:20
    2 s  ?- i/ r, p; U. C3 b不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配(物理工艺限制没办法 ...
    9 d* |, a. M( Q: c9 k1 Z
    谢谢指导
    3 ^& B7 [" E6 L3 l- n# O% U  d
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