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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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1#
发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
本帖最后由 jimmy 于 2014-9-9 11:44 编辑 0 |! v& }! d/ L0 B8 f
# Y8 Q! s  T( j- G: s! a
大家一起学pads!
, f: x1 [0 {3 T. R& ~9 o$ i5 I9 H* U' c- S# @" U7 Y4 l3 V
互相学习,取长补短!0 F  _+ Y, ^$ j/ {) U6 `( h% i5 @
' R6 v; s# b. A" A2 W# s/ X
大家对PADS软件使用有不明白的地方或有什么心得体会,
! k: ~% }; I: q' W" X& h  r- e/ Q9 g: w  Y( Y
本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)

. S& |) l8 A% P3 `' `7 f2 S! b; g4 h+ I

1 P3 Z& Z/ k% l6 G欢迎跟贴!有问必答!
/ o: w2 v9 E4 i, ?3 @4 _! Z# p2 M2 c+ [% d; x
5 R1 y% ]) W" L  Z! q. K  X
( Z0 p) u; ]9 q' [) M8 ^6 B
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
) \) f# j! d0 Y# g7 ^. D
  n3 J; w& @7 L0 W: @2 a2 l# Z1 i) `9 @; h" z5 X3 m0 s' U6 b* q* Q
由于此贴已过有效期,特开新贴:
3 A9 P6 Q/ z) f) V; y" h; f& o6 H3 L1 S
★★★ 大家一起学PADS(二) ★★★......【有问必答贴】
3 S1 y' z, ~. Nhttps://www.eda365.com/forum.php? ... 63&fromuid=1147' K$ L; O6 _9 u5 u" V/ U; N% R
8 ?4 D# q! r  w/ W

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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37
; O: G( [# z( F0 a, v7 [一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,8 X% i6 S3 `, H6 s* s1 a
这方面是否有详细的理论解释?
) l4 ?: j2 d4 Y: r如果需 ...

+ E# E  W+ Q% E! f; x1 h: f  Y6 u非常谢谢jimmy回复,
/ L6 ~) @6 `+ B6 j1 @# g' M; n2 }+ ^: f$ N7 V

% S& q% o4 K* H6 D) y9 I: J# Y  v- B' J  h5 O
另还有些疑问.请教.+ z: ]& w  l" }& I% \- ]
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?  I9 C* ^0 E# v
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,8 \- t5 t1 v" l% `' W1 x
如DDR的数据线与控制线是否要求等长?
  V. Z+ G9 n2 v) d地址线与数据线是否要求等长?
/ {  ?# M4 k' W9 z或者是只要求成组的数据线等长?
) f* K7 a. b* R" u5 {又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
+ B) D8 l6 g9 |, \
) ~3 @; d' u" c6 S/ O另还有一重要问题,
% Q8 W( c: ?; \8 R$ P通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?' J* Y; U( Z0 E2 T  e+ Y1 a5 L

6 G: a6 e: |1 l  m' P# [! r! Z" e一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,% x+ }2 |, ^, J! C& I
如果频率是800M,这个时候,走等长好还是不走等长好?* m  n4 U; {+ z! ~2 R2 v; i
& r" D" m6 ~7 r/ q  o* l7 c
另对于双DDR,或多DDR,如何等长?
2 f+ \- u9 P" a/ F0 ~' m0 c" h3 D" ~% E0 N" m% ]5 g
3.以前经常有听到较多数据线时,如16根时,* O" m9 ]3 S# C2 f% F; s' P2 }; m
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?5 A( l' v  k% @( E8 ^8 m* a1 t
3 C# o7 A, l( C& f4 J' _/ v

, Y2 g6 E6 F/ d* U8 ~4 i$ ]( C% A. V- d* v; ?0 j
* B* r) {- [! j# D% u, ^

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52& Z: f* s. A& p+ q9 w$ k
版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...

7 x' R5 _# C: P, `4 m/ t1 l取消显示标记选项即可。
) j$ }8 n# P1 _7 o2 J, ]7 M , [9 K: q, K7 V* I

) W2 u; T" y7 X+ e& ?  b7 ]

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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
! k+ X0 E5 U* @  s& N+ `! s
. h& |' K, g7 O( ~9 D解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。
6 ]9 T, G0 Y# K' x
* y8 s2 r; {, I+ {也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:58
  ?. c! R, @+ l比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...

# n( s- z6 q6 y4 I# s中间的散热焊盘只做一个大的就行了。9 h' R1 A4 d7 n& h+ q" Q
8 _' w% ]: `) I# q+ J
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.
, C% q- p$ G0 Y8 I+ q1 {
, z% B0 F" e# [4 z, E8 G想加多少就加多少。可以比推荐的多加几个。

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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?& d& P5 c  Y4 t( i3 p" _
我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表 ( v8 k8 z/ t# [# ~  ?+ D
由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊
$ ^" s- w0 F- K' P" f: Y
6 S9 h- M$ @2 h" l
Ln2 X7 b' f& p' I' d) q
8 ~: C* d" |$ q2 A5 F7 ~
n是你要切换的层7 N. x: N" Q) ~) P; ]5 n
* j8 X% v- S* E; W$ j' \
比如你要切换到第3层,请输入:L3  T1 I6 w8 Y- a. q) j
然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表 : R" ~& C; C# }
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
0 m/ i$ u/ P" ~1 \2 c' t8 @5 I可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接8 x! u  ^9 e. {
这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...
# o. L% ~5 b- g* ~5 f
# F7 L. e/ \& D* o
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。# U8 e4 C& V  @5 l( a0 {

, _5 m4 e7 n  y' i我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?( I) V7 W. J. Z4 a4 E9 c. f5 M
我是菜鸟,希望楼主耐心指教
* Q8 s* A2 g; Z. _: s: r; L5 {4 w: n# O' {
jimmy:( x, `0 B# d, t
4 w: U/ g; k8 A% W" N
比如创建元件,丝印外框统一做在all layer
3 d7 i" ?8 i! h& Q0 i0 N$ v" j5 W/ C. \9 P; n6 a  Y) g1 B
2d线宽不低于5mil
, Q+ G; h. O& A. C+ f; ~" @8 R2 l/ {/ ~! F; [# i: I
TEXT等信息不添加在TOP或BOTTOM层+ U* f" G) V$ i1 A0 b0 Y  {
1 S5 P0 R# {! ~' E/ |9 I& t/ ~
等等...

- y  j) n( P4 }& @+ C5 t9 X6 x$ ~
) H# ?7 B# m& j9 \& e9 J) K[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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2#
发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊9 W9 H7 U; d) J& }% b- j

* }8 A; R( n. Q- Z# ]  M8 kjimmy:
+ x4 k8 b2 M9 `3 U
& y5 v" C. H1 o这种修改起来很费时间。
1 F0 t$ I+ F& X, z/ |6 f5 p/ g( r; l4 [
主要跟你的走线习惯有很大的关系。
7 f. s, {; z6 `  y8 N4 M7 f/ m+ y& l6 g/ U# p; E
我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.2 Q8 n) |. g0 ?: k& |
+ U2 i3 Z6 F, e2 z0 F2 l
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
  p* D' \3 c6 Q0 A% ^" W' \% D, o& P0 J) S- G  K2 m: V) ?
灌铜后将之删去。

  y( a: y$ ?" p. \1 `) {6 u+ v2 S& Q2 o! D, s% Y$ F
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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3#
 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑 3 @2 c. N. A" Z9 P4 `
, \- `1 V- v% Y: D- W, a$ A& ]
这种修改起来很费时间。3 {8 D; w( Q$ e5 M
* y+ Q7 `1 q/ X9 p( a
主要跟你的走线习惯有很大的关系。7 |3 \8 i2 c: G; J, F# n  X

2 P* G1 j! O! V9 t8 n* u我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.7 A5 V9 N% ?, M
; E0 ]- a: [/ P3 k
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,% `7 r: ^0 q! ]" ~" a

5 j4 r) I" `+ ]灌铜后将之删去。

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5#
发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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6#
发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
$ q% J. Y. q: J# _) `原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?+ T. `6 S$ x+ l. K
错误如下:8 Y4 v) v/ Y  Z+ N1 t
Mixing nets EGND CN2 1 FMI CN2 1
6 x0 Q* }# _) c0 k$ f' eCN2.1 LA4.2 TP42.1 RF2.2! F5 O! w+ i8 v; F
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND$ W/ ^8 C) ^7 w: U8 T7 n. |2 W2 u
Mixing nets FMINT CF6 1 FMI RF2 1- y$ B5 U: c) }. ?
LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
& _3 X5 s& [& XWarning: deleting signal EGND
. @4 B4 L" A% \" Y- a8 a4 T**INPUT WARNINGS FOUND**

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7#
发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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8#
发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。
" w6 s# I' K" t2 ?# N/ B因为我平时工作中都是直接用PCB图直接保存封装。

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9#
发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题
( n' W# U& t& U; _' J) T看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?
) J! I+ ]7 Q2 W6 K. N. W) c1 Q$ ]还有个“地”的问题
2 g! h- a  d% B% e4 ]手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
) Z: `; q/ Z$ ATOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  V. G+ E4 X4 f2 G
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)0 Z% c1 O0 B4 G- \( n
模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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10#
发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!5 N0 U$ k, }3 |, v
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
' i5 I7 [0 K) V/ _' T4 R1 i这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 78)

怎么回事.JPG

点评

关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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11#
发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题
' F% G* Z5 A# h  F4 J0 q: k0 ^8 n最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,- k# Y+ B$ B0 f( z! }! j* z/ m* k
我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;
$ Y5 i3 o" ?4 j1 `关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,
$ u# ]& Q- J% ]5 g6 j' L9 U结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时
5 y! H/ a8 W$ k% e, }' i只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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12#
发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:# a0 ?0 S' S5 y# s
pin discrepency    decal gate<1>for gate number#<1>   * I" I" J/ ]. U
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.+ z+ V2 y' }4 [) [' s( i7 `
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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13#
发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表
# k# i( k  g# m请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:. T6 u* K& [* Y2 p% l
pin discrepency    decal gatefor gate number#   - m) i$ g/ q- G- q$ J. t
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

! L" r$ u$ F" V8 ~# k& `+ D$ v2 W8 T9 A. n3 b+ @
please uncheck2 {) v7 v) F, f6 V
allow floating connections

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14#
发表于 2008-10-23 01:17 | 只看该作者
对思齐:
3 _2 {7 X! R) a0 v1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?
5 T& q- O3 c8 u7 O  freply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
2 c9 M) R8 Q' h3 m5 v) N  m+ j# x
2.5 O6 U) \) k/ ^  p& ?
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:( c+ t* c1 X; ^
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?3 y9 a3 r3 J1 E# S8 E9 B
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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15#
发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题
( p1 E/ T0 v2 z  Z重新装了下电脑结果,输出网表时提示      :
4 u/ U9 N0 _2 ^9 Q; nDesign Name: D:\资料\复件 FINAL.DSN
) F1 Z$ R# S# c( G1 g[FMT0012] Can't open first output file
/ G% s2 T: J) F- `5 d& M9 I+ M0 V#各位碰到过没有,帮忙啊,先谢谢拉!
; u& k; R; e  x# q8 `' i& T, ]+ d* t3 i' Z- S
斑竹救命
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