做过DDR的高手看过来，问题出在那里了

tdjfnwxf · 发表于 2012-7-22 13:48

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最近做了一块DDR的板子，频率只能跑到240M，请高手看一下问题出在那里，

ngclj · 发表于 2012-8-2 14:48

我觉得如果给问题排个次序的话首先应该是等长就没有做好，片片间的数据线长度差距离DDR3的布线要求差的太多，你可以自己动手操作内存，验证这个问题。线间距有些近和去耦摆的太远两个问题的重要性并列，这个你只有改板才能验证了。

冠少H · 发表于 2012-8-1 14:57

part99 发表于 2012-7-27 21:06
# Y$ C0 w+ S8 U6 ^% G" Q" G用Hyperlynx 电源仿真以确定退耦电容的最佳位置

能否告诉我怎样使用这一功能吗，谢谢

xieh_17 · 发表于 2012-7-29 12:03

看来,这里面高手很多啊,小弟学习了

心悦神 · 发表于 2012-7-28 22:12

个人意见
1：这种情况还是菊花链方式，并且在末端加终结电阻的方式比较好
2：DDR数据线和地址线的等长没做好，数据线感觉片内做了等长处理，但是片与片的等长处理没做，有10mm之多
3：线间距方面我们公司是地址线没有遵循3W原则，而是2W，但是数据线还是保证3W原则的，目前我们的板子在压力测试中跑在460mhz没问题（也是4片）
4：地址线方面我觉得从cpu出来之后在四片DDR中间分叉然后到再到上面两片DDR中间的位置分叉走到各自pin，比如点代表分叉处的过孔，应为12.34，然后1.2 3.4 而不是每到一片ddr就分支，这样可以减少反射

part99 · 发表于 2012-7-27 21:06

tdjfnwxf 发表于 2012-7-27 00:11
4 h# Z' w( W1 r3 j2 N2 Z楼上的大牛，不是电子理论基础底，是结构另外一边不能放元件，就是0402的退耦电容也不行。有什么高见大虾们 ...

用Hyperlynx 电源仿真以确定退耦电容的最佳位置

tdjfnwxf · 发表于 2012-7-27 13:11

楼上的大牛，不是电子理论基础底，是结构另外一边不能放元件，就是0402的退耦电容也不行。有什么高见大虾们再发表！

part99 · 发表于 2012-7-26 13:01

虽然走线很漂亮，但电子理论基础的功底太差！
一看就知道这样的板电源噪声大，所以速度上不去，退耦电容都没放好，VTT，VDDR的退耦惨不忍睹。

layoutpcb · 发表于 2012-7-26 10:38

感谢楼上的，

我这个地方设置了才出错，默认就OK了。

lingyun08 · 发表于 2012-7-25 09:58

layoutpcb 发表于 2012-7-23 10:01 5 {- l1 b0 t+ ~7 y2 \) R7 K S
想看看PCB结果导入不了。不明白4楼的意思，能否详细点？多谢

新建文件以后对层设置，点击这个最大层设置就OK了，有些设计是用这种形式的

tdjfnwxf · 发表于 2012-7-25 09:33

楼上正解

lygo · 发表于 2012-7-24 19:59

DDR2和DDR3成本一样吗？
有好多产品是不需要很高数据速率的，一样用DDR3

huangzj · 发表于 2012-7-23 10:24

tdjfnwxf 发表于 2012-7-23 09:18
* S% Y$ ^ x+ }, S1 Y O谢谢楼上的回答，我们别的项目也是按样部局走线方法，频率可以上到360M！
2 X4 a' ] r+ ]& o9 k3 O" Q别的高手还有什么意见，欢迎发表 ...

DDR3也只跑了360M这样太浪费了，还不如用DDR2呢。呵呵

pads-tseng · 发表于 2012-7-23 10:21

我们公司的做法是在电源层也分了个地的区域给DDR走线做参考层，电源走线，跑1G都没问题。

layoutpcb · 发表于 2012-7-23 10:01

想看看PCB结果导入不了。不明白4楼的意思，能否详细点？多谢

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