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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示 ...
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allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

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fangxiaoyan

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发表于 2015-4-15 20:49 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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本帖最后由 fangxiaoyan 于 2015-4-16 20:34 编辑 0 f2 _4 f/ L( O
# a) T; V- M: B" s
如题，allegro  16.6 导入网表出错，调用别人的封装，错误信息如图1.* z( F6 U9 ^7 D, o/ i* t

" y2 L* |  H( A. h3 Z, W  提示封装的引脚缺失，共有10个元件的封装) a: A+ c4 Z: u9 g$ g- k

5 T8 Z9 r/ z+ O打开其中一个DRA文件，发现缺少引脚，如图2所示
  M6 E4 n4 D3 k2 n& W% o0 ~3 E- f
8 Q* y( n! A( U9 I4 U6 \) f5 U0 {. S2 |& x  }$ S* q8 @9 z/ w
这个封装文件在别人的电脑上可用，不缺引脚，而且PSM/PAD/DRA文件齐全，为啥调用过来出现这种错误？
% N! g- }$ c% d7 Q4 v3 Z& M7 Z! W- v

; L/ V. T8 O) K" d( [; T& D请问除了重画封装，补上引脚，有没有其他方法？
8 Z' @" `( R+ [! x: b% i

DST导入网表报错.png (25.14 KB, 下载次数: 13)

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DRA引脚缺失.jpg (55.36 KB, 下载次数: 18)

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 楼主| 发表于 2015-4-17 18:11 | 只看该作者
dzkcool 发表于 2015-4-17 09:26
% o6 ?& n4 X1 T0 [( Hdra文件里面要有焊盘才行。# G+ o( j  @% K6 z
你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目 ...

3 R/ N3 c! v3 Q* x# g7 |( Z. t, E导出封装成功，可以看到FPC_10_0_5M  正常 ，图1.  n1 W4 s* D) u7 h4 d2 Y

$ ^- G; w' Y1 h回看原理图这个元件，图2，图1和图2引脚一致，
, p: ?7 {1 S1 }& z1 y8 P% O- V7 m# a* E6 y. R

1 k9 J/ P; n4 n" c4 v但导入网表时提示[size=14.3999996185303px]FPC_10_0_5M[size=14.3999996185303px] 缺少引脚，图3
" o; o( r/ s  E6 O[size=14.3999996185303px]
4 k, z: z6 I4 r7 a) j( a% W; Y. D/ U2 U- T
[size=14.3999996185303px]* y$ G& m# E, O3 I0 P+ U
, d9 f# g8 H2 T) y* v4 S
[size=14.3999996185303px]编辑原理图的这个元件，并没有看'UART'脚。! U. e% Z# R/ K- R. ^
/ V: n/ w9 o5 @* X. ?

! g' T8 ?; G9 C6 o封装重画，原理图这个元件重画，仍然有这个错误。/ }& i# S0 k# O4 O4 O
: f/ s9 n* S$ b: `# ~6 L7 l

  |/ @( _/ }& t9 f( v求教！# |- O! i$ K$ ]: x* v# f. B, F# U

导出封装FPC.png (7.49 KB, 下载次数: 19)

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原理图FPC.png

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 楼主| 发表于 2015-4-21 17:32 | 只看该作者
dzkcool 发表于 2015-4-21 13:057 T& M* l9 Z9 Y3 S* _9 P  K
我没做任何改动，只是导入了一下网表，没发现什么问题。

" ~! ^1 O9 @% b9 s3 p6 O2 h我这边生成网表无错，导入的时候提示上述ERROR 。以OTHER的方式导入，ERROR中涉及的3个PART不能放置到板框内，其他的元件可以放置。
; R* U4 n: [3 U6 X4 R8 a% \) [8 ], G2 ?7 d) P7 D  x
跟生产网表/导入网表的设置有关么？# M7 R( u, j0 Z/ Q

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dzkcool
我直接用第一方导入，没任何问题。  详情 回复 发表于 2015-4-21 17:53

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    [LV.8]以坛为家I
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    发表于 2015-4-22 10:37 | 只看该作者
    fangxiaoyan 发表于 2015-4-22 09:43
    & C; a1 ~$ |3 I现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

      s" H* s& y$ m估计跟1、2有关。
    2 Q/ [1 w5 g( c8 t- n0 A实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主3 z5 p0 [# {. {/ j

    ' q, m6 R; v- p  ~6 @

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    fangxiaoyan
    恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。  详情 回复 发表于 2015-4-22 13:45

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    [LV.8]以坛为家I
    24#
    发表于 2015-4-22 14:27 | 只看该作者
    fangxiaoyan 发表于 2015-4-22 13:45
      X: `* }) U, y$ G恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。
    # ^4 C$ _% t8 @& e% u8 S2 I
    玩笑而已，别当真
      `/ c$ h$ d& `1 G: ~* n( c

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    23#
     楼主| 发表于 2015-4-22 13:45 | 只看该作者
    dzkcool 发表于 2015-4-22 10:37& K0 N+ [8 V# t/ Q- C
    估计跟1、2有关。
    7 U8 W9 k' ^. r8 X8 L4 |! P) Z" ]. ?5 @实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主
    : y$ D3 @( H" G4 X. K$ L4 w
    恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。) q6 X+ F  N* K" Y  W

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    玩笑而已，别当真  详情 回复 发表于 2015-4-22 14:27

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    21#
     楼主| 发表于 2015-4-22 09:43 | 只看该作者
    dzkcool 发表于 2015-4-22 09:08
      W# r3 E. A" C+ Z; }  G( m% J这是我从原理图导出的第一方网表
    2 q5 N! a1 o- o8 X3 T
    现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。' m! c; X1 u% u% H

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    dzkcool
    估计跟1、2有关。实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主  详情 回复 发表于 2015-4-22 10:37

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    20#
     楼主| 发表于 2015-4-22 09:35 | 只看该作者
    dzkcool 发表于 2015-4-22 09:08
    # J( }4 X5 W, G这是我从原理图导出的第一方网表

    7 m8 Y  H0 x$ }- _5 ?, h* O5 F7 F3 R) P使用楼主的网表文件，正确导入。

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    [LV.8]以坛为家I
    19#
    发表于 2015-4-22 09:08 | 只看该作者
    fangxiaoyan 发表于 2015-4-21 20:15: z- f8 R9 g5 W
    楼主把网表发过来下，以第一方的方式导入看有没有变化
    7 y1 C- P1 b6 C
    这是我从原理图导出的第一方网表
    + }6 ~- m0 D" S' l5 k) T4 S+ e. U! X# L1 a
    allegro.rar (4.92 KB, 下载次数: 2)
    : f+ }* u. E8 ^: M2 Y

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    fangxiaoyan
    现在是不是可以一个个排除 1.生成网表时的选项有关 2电脑的环境。pads 与allegro 可以共存啊。奇怪了。  详情 回复 发表于 2015-4-22 09:43
    fangxiaoyan
    使用楼主的网表文件，正确导入。  详情 回复 发表于 2015-4-22 09:35

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     楼主| 发表于 2015-4-21 20:15 | 只看该作者
    dzkcool 发表于 2015-4-21 19:53
    + N# o0 j8 w& K2 j9 T+ E太诡异了，我出的网表中根本就没有你截图的这个device信息。

    7 i# U9 {; A0 r' A# m5 w- |, M楼主把网表发过来下，以第一方的方式导入看有没有变化
    6 {% m" e/ C" W4 p1 I$ X+ U8 B

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    这是我从原理图导出的第一方网表  详情 回复 发表于 2015-4-22 09:08

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    [LV.8]以坛为家I
    17#
    发表于 2015-4-21 19:53 | 只看该作者
    fangxiaoyan 发表于 2015-4-21 19:218 |8 T; Y; B6 J( H2 d
    导入的选项如图1，
    + D: n5 l: `3 @# U6 P, j2 v
    0 d( W& L" S+ V6 P( {2 b: T导入报错如图2，

    " p; m1 J8 D) S$ q9 r, Z太诡异了，我出的网表中根本就没有你截图的这个device信息。
      @/ }$ h, W* ]$ o1 i  O1 J3 u- Q

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    楼主把网表发过来下，以第一方的方式导入看有没有变化  详情 回复 发表于 2015-4-21 20:15

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    16#
     楼主| 发表于 2015-4-21 19:24 | 只看该作者
    dzkcool 发表于 2015-4-21 19:17% x7 B* ^+ B9 T2 i
    先从你的原理图中导出网表，再用我的brd导入网表。
    ' G7 B# I, d  |. L' L
    楼主，以第三方的方式导入你的PCB，OK.
    & E) O4 E* L2 D* S0 P  f

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    15#
     楼主| 发表于 2015-4-21 19:21 | 只看该作者
    dzkcool 发表于 2015-4-21 19:08
    0 O& ^" z' Y& ^! t  T你在我导入的PCB上再重新导入一下网表呢？
    $ o8 @5 l% B! u4 w8 K7 r
    导入的选项如图1，
    5 F% m/ |# Y& W! z- V! P  q3 h5 H) g3 y/ C. O) q8 r
    导入报错如图2，  o$ K0 S& L* W  Y( C

    导入配置.png (55.33 KB, 下载次数: 14)

    1

    1

    导入报错.png (23.8 KB, 下载次数: 23)

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    dzkcool
    太诡异了，我出的网表中根本就没有你截图的这个device信息。  详情 回复 发表于 2015-4-21 19:53

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    14#
    发表于 2015-4-21 19:17 | 只看该作者
    fangxiaoyan 发表于 2015-4-21 19:15- n" x6 \/ I2 {6 E# E- t' Y+ a
    需要先导出网表，再重新导入网表？
    ' |* E( k6 Q7 f5 u
    先从你的原理图中导出网表，再用我的brd导入网表。
    ( s+ U! P2 [* M5 w9 G

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    fangxiaoyan
    楼主，以第三方的方式导入你的PCB，OK.  详情 回复 发表于 2015-4-21 19:24

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    13#
     楼主| 发表于 2015-4-21 19:15 | 只看该作者
    dzkcool 发表于 2015-4-21 19:08+ j' Y6 h4 c) h( d
    你在我导入的PCB上再重新导入一下网表呢？

    " i. b6 i' @, ~. [" Y需要先导出网表，再重新导入网表？

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    dzkcool
    先从你的原理图中导出网表，再用我的brd导入网表。  详情 回复 发表于 2015-4-21 19:17

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    12#
    发表于 2015-4-21 19:08 | 只看该作者
    fangxiaoyan 发表于 2015-4-21 19:062 U. V" a/ B9 U, K
    那找不出问题的原因了。

    ' Z% l, H7 ~: e( N! N: `9 {你在我导入的PCB上再重新导入一下网表呢？. x8 Z2 z1 _$ w1 `

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    fangxiaoyan
    导入的选项如图1， 导入报错如图2，  详情 回复 发表于 2015-4-21 19:21
    fangxiaoyan
    需要先导出网表，再重新导入网表？  详情 回复 发表于 2015-4-21 19:15

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     楼主| 发表于 2015-4-21 19:06 | 只看该作者
    dzkcool 发表于 2015-4-21 17:53" S& w) A1 z! P* z
    我直接用第一方导入，没任何问题。
    2 N/ _5 b* f7 ~+ s7 l% @, ~
    那找不出问题的原因了。2 Z9 w. Q) L5 J. ?7 H% X, ?: p

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    dzkcool
    你在我导入的PCB上再重新导入一下网表呢？  详情 回复 发表于 2015-4-21 19:08

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