allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan · 发表于 2015-4-21 19:24

dzkcool 发表于 2015-4-21 19:178 M: w5 k' [! t
先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.

dzkcool · 发表于 2015-4-21 19:53

fangxiaoyan 发表于 2015-4-21 19:21
0 e1 e7 t: j- D( x8 R( e导入的选项如图1，# t9 G" B) _" t5 g% H2 y% v1 E

* z* ]- @3 L& Q7 C- a. k导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan · 发表于 2015-4-21 20:15

dzkcool 发表于 2015-4-21 19:533 K' I/ _; l+ |% ` I* j: r4 ?
太诡异了，我出的网表中根本就没有你截图的这个device信息。

楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool · 发表于 2015-4-22 09:08

fangxiaoyan 发表于 2015-4-21 20:15
( d# s! y; t- O) J2 U楼主把网表发过来下，以第一方的方式导入看有没有变化

这是我从原理图导出的第一方网表

allegro.rar (4.92 KB, 下载次数: 2)

fangxiaoyan · 发表于 2015-4-22 09:35

dzkcool 发表于 2015-4-22 09:08' X) C( h6 G5 T% O- l3 m
这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan · 发表于 2015-4-22 09:43

dzkcool 发表于 2015-4-22 09:08
8 m# }0 l8 a! O, |这是我从原理图导出的第一方网表

现在是不是可以一个个排除 1.生成网表时的选项有关 2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

dzkcool · 发表于 2015-4-22 10:37

fangxiaoyan 发表于 2015-4-22 09:43
: i; c1 a$ @' c1 P+ f( k现在是不是可以一个个排除 1.生成网表时的选项有关 2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

fangxiaoyan · 发表于 2015-4-22 13:45

dzkcool 发表于 2015-4-22 10:37: E) J K% A, Z4 _! ~
估计跟1、2有关。' n7 S6 j& }$ j" u2 x
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool · 发表于 2015-4-22 14:27

fangxiaoyan 发表于 2015-4-22 13:45: M4 v7 r; K+ l4 {, O% p, i
恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真

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