allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
先从你的原理图中导出网表，再用我的brd导入网表。

: h' |* @1 m6 z楼主，以第三方的方式导入你的PCB，OK.
+ a9 R( Y* g9 K: `8 o  L

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
/ Y( X. F: V, M# x, U8 `2 F5 S导入的选项如图1，

导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。
& K3 H# l6 r& H

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
太诡异了，我出的网表中根本就没有你截图的这个device信息。

8 ~3 F+ g/ a+ |( {& ^6 d$ T楼主把网表发过来下，以第一方的方式导入看有没有变化
  k2 X8 n: ?6 H) v! d0 [

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
楼主把网表发过来下，以第一方的方式导入看有没有变化

这是我从原理图导出的第一方网表

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fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
; O1 n* ]/ f- E4 r6 D& F& ^9 J这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
! e+ S2 ^) n  \. K" ]; m8 i这是我从原理图导出的第一方网表

现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。
8 `2 Y, s6 ]3 ^, x" B

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

! C( w) ?) Z' k* ?估计跟1、2有关。
3 W: y( M! e  e6 Y4 p8 P- r实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
" R8 S0 K( H) K+ c0 U2 N8 E估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

8 v$ p; ?5 o9 c$ x2 i恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。
- ~7 ?# D# g4 d5 T- m

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
8 r# R; j8 q" I5 q恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

3 d2 P3 {/ v1 i) b玩笑而已，别当真
2 z' Z( b  Y5 F