allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
- r" d. n" I, t先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.
: ^; V7 ~% `! l) X# X$ d1 \

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
导入的选项如图1，

/ j% f5 e, U) s, q导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
: G3 a7 G! V1 N* X太诡异了，我出的网表中根本就没有你截图的这个device信息。

楼主把网表发过来下，以第一方的方式导入看有没有变化
6 E' ]( M7 b# A

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
. C, s; }0 ^8 `楼主把网表发过来下，以第一方的方式导入看有没有变化

% {: R1 b  F7 g, p! f这是我从原理图导出的第一方网表
( g1 P* `! U) U2 u8 O
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2015-4-22 09:08 上传

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fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

4 I: z  X7 h; ^$ ~使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

/ u& ]& {- ]0 u. {现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
: b/ Y1 r; K# n3 _现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

估计跟1、2有关。
0 w0 r; G; ~, P, ?! T实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

$ v. K9 j8 S& f  I; b! i; C

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
. ^; q1 J. X# ?- o8 f9 H估计跟1、2有关。
& ~# j3 I  r; h9 s实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
1 M: e0 _8 J8 ^: H恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

" J" b& }0 e/ u0 @玩笑而已，别当真