xilinx demo DDR4&PCIE3&optical module

beebeevincent · 发表于 2017-11-7 10:28

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本帖最后由紫菁于 2017-11-7 10:58 编辑

这个板子个人感觉挺好的，BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺，外围有很多高速的光模块差分信号。有不少可以学习的地方，和大家分享一下；
注意文件是 allegro格式的

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3v3__yiya · 发表于 2020-6-5 09:45

qingtian52014 发表于 2018-1-5 15:04
$ O% z: C- \1 n, J& X5 g谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？其体现在DDR4的地此线上面。若说是夹 ...

对于差分线来说，前后两段线宽有差别，原因有两点，1.按原线宽出线，走线间距太近了，怕加剧串扰，所以改成小线宽来走线，同时小线宽和原线宽阻抗控制都可以做到一致的，就不存在阻抗不连续的情况。2.生产工艺的问题。对于单端走线那边，不同的线宽阻抗肯定会失配，但是主要小线宽这一段距离尽量小，满足芯片的要求，问题不大的

muzhengdong · 发表于 2020-4-6 15:07

qingtian52014 发表于 2018-1-5 15:04% j2 G% Z7 P/ E" u V) _
谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？其体现在DDR4的地此线上面。若说是夹 ...

1.是不是跨平面分割了的地方，所以才需要进行加粗
2.走线加粗本身就有抗干扰的能力增强
3.我的问题是这样线宽不一致，突然改变，会造成阻抗突变？你这个是参考上的经典？
4.参考文件的权威度是如何？
5.我老是金币不够下载不到，可以分享给我？766267001@qq.com非常感谢，我也想学习下好的做法？一起探讨下

候天怡123 · 发表于 2020-3-31 10:00

这个板子个人感觉挺好的，BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺，外围有很多高速的光模块差分信号。有不少可以学习的地方，和大家分享一下；)

llyygg · 发表于 2017-11-7 13:59

学习一下，非常感谢

Haiting32451 · 发表于 2017-11-7 15:42

学习一下

zhenli888 · 发表于 2017-11-8 11:25

学习一下

lhhuan · 发表于 2017-11-8 12:33

学习

rongzhai · 发表于 2017-11-8 14:01

学习一下

wcz83 · 发表于 2017-11-15 16:23

学习一下，非常感谢

zhangzuo · 发表于 2017-11-15 16:27

学习学习

dqwuf2008 · 发表于 2017-11-15 19:29

看看啊

dqwuf2008 · 发表于 2017-11-15 19:52

有没有原理图啊，有原理图就更好了

sjj372674200 · 发表于 2017-11-15 20:56

下载学习了

IO357 · 发表于 2017-11-16 08:34

学习一下

IO357 · 发表于 2017-11-16 08:35

学习一下

marco5512 · 发表于 2017-11-21 12:54

学习一下，非常感谢

zc333 · 发表于 2017-11-22 14:36

学习一下

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