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楼主: beebeevincent

xilinx demo DDR4&PCIE3&optical module

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xiaowei001

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发表于 2017-11-22 17:14 | 只看该作者

xuexuekankan

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xiaowei001

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发表于 2017-11-22 17:18 | 只看该作者

xuexixuexi

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ssnd001

TA的每日心情

	开心 2021-10-7 15:37

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[LV.5]常住居民I

21^#

发表于 2017-12-6 22:32 | 只看该作者

Awakening.the.Zodiac

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shaowen

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	开心 2020-3-18 15:09

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[LV.1]初来乍到

22^#

发表于 2017-12-27 09:02 | 只看该作者

谢谢分享，辛苦了

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vivianwu0317

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25^#

发表于 2017-12-28 08:51 | 只看该作者

学习一下，非常感谢

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GHOST

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27^#

发表于 2018-1-4 11:27 | 只看该作者

削金手指吗？看下

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cht0819

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	开心 2024-5-24 15:34

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[LV.1]初来乍到

28^#

发表于 2018-1-4 17:41 | 只看该作者

Thank you for your sharing

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qingtian52014

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29^#

发表于 2018-1-5 14:30 | 只看该作者

官网的资料拿来学习下

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qingtian52014

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30^#

发表于 2018-1-5 15:04 | 只看该作者

谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？其体现在DDR4的地此线上面。若说是夹线，这么空矿。附图只是部份

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3v3__yiya

对于差分线来说，前后两段线宽有差别，原因有两点，1.按原线宽出线，走线间距太近了，怕加剧串扰，所以改成小线宽来走线，同时小线宽和原线宽阻抗控制都可以做到一致的，就不存在阻抗不连续的情况。2.生产工艺的问题详情回复发表于 2020-6-5 09:45

muzhengdong

1.是不是跨平面分割了的地方，所以才需要进行加粗 2.走线加粗本身就有抗干扰的能力增强 3.我的问题是这样线宽不一致，突然改变，会造成阻抗突变？你这个是参考上的经典？ 4.参考文件的权威度是如何？ 5.我老是金详情回复发表于 2020-4-6 15:07

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