关于晶振同时给DSP 和FPGA同时提供时钟的问题

caojianxun

上面是这个纠结的原理图，其中LVTH125芯片是一个bus buffer，接到了这里有任何意义吗？9脚和12脚输入晶振的clock然后下拉电阻接地，表示3A 3Y 连通4A4Y连通，然后接出去给DSP和FPGA供给时钟。这样是出于什么考虑呢？
7 i6 E  n1 ~' X2 |; I提供驱动？我能找到这个晶振的最大负载15pF // 10kohms，如何知道dsp是否过负载呢？

jiangchun9981

提高晶振的负载能力吧

还有公用一个晶振，估计有时钟同步的意思。
4 \1 B- b: C' h  d* {% A
  [. s9 Q. [+ [要求不高可以2个芯片直接接一个晶振的，我们测试过我们自己研发的的ASIC 8个芯片公用一个有源晶振能正常工作，并且量产了没什么问题。

jimmy

用时钟分配器就可以了。

caojianxun

jiangchun9981 发表于 2014-3-6 11:53
提高晶振的负载能力吧
; a: m0 @( P* R& Z/ u, H, p
5 Z: g2 V* F9 H% N还有公用一个晶振，估计有时钟同步的意思。

的确是为了时钟同步，但是提高晶振负载能力这一项，我有个问题。
* H1 d# g( R2 R: @7 _' C一下是这几个的参数
' t" G7 `5 g6 f8 o' f0 A晶振的output load ：
15pF // 10kohms
! {* T* E1 B+ [4 K(30pF max. for F ≤ 50MHz)我用的24M,因此最大可以负载30pf
dsp的datasheet中提到输入电容 15pf
FPGA 的datasheet中提到clock pin capacitance 12pf
# `# |) A# l# D$ S% y+ L请问我可以不为了提高负载能力而专门加这个lvth125器件吗？

caojianxun

jimmy 发表于 2014-3-6 13:11
0 t/ I+ F$ i6 j) ^用时钟分配器就可以了。

; q5 g4 V; U2 i  Tjimmy 老师
   
( I5 G* T, a5 R! V+ C8 i 使用时钟分配器的目的是什么呢？
+ Z8 _9 u' a8 A4 o* S5 W 是为了提高负载能力吗？
" i4 w" ]7 K, [& O$ g3 ~8 S) I: Y  `     晶振的output load ：
$ h0 ^% |: ]( G! |, w     15pF // 10kohms
& H6 Z" p' x# e# U8 [4 R! i     (30pF max. for F ≤ 50MHz)我用的24M,因此最大可以负载30pf
     dsp的datasheet中提到输入电容 15pf
     FPGA 的datasheet中提到clock pin capacitance 12pf
我感觉上面的数据可以不为负载能力考虑
是为了去掉因为一个时钟线分出两根线走T形结构导致的信号完整性问题吗？
我也不用电平转换之类的。