Quartus II 编译出现以下错误，请高手指点！！！

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Clock_Generator.rar (397.36 KB, 下载次数: 12)

2013-12-20 08:18 上传

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MR.59

手机看不图，顶一下

LHDDSHL

不可以在两个进程内，对同一信号进行赋值

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LHDDSHL 发表于 2013-12-20 08:35
不可以在两个进程内，对同一信号进行赋值

高手能否帮我把工程改下，我刚入门，实在改不通

646571959

解决了

SavaMcSava

You have module Clock_Generator.v
with port                      input [31:0] key_value
0 p7 ^! P. u* E) ~and you set a instance of
& ^0 E  c" `" b' Fkey_scan_jitter key_scan_jitter_inst
; o8 S" f$ w8 u& T/ @% y        (
                .clk(clk),
                .rst_n(rst_n),
                .key_data(key_data),
  ^' s1 Z8 f" L$ m& c                .key_flag(key_flag),
: \/ Q- W, ~& W5 S1 e$ P" a                .key_value(key_value)
        );
2 `0 {6 m$ j) V2 }In module key_scan_jitter.v
you have                          output[31:0] key_value
+ |/ ^0 M( h9 \8 C; T4 S
4 n  k$ R1 [" d8 {% s- B) MSo module have to source of key_value:
" N6 @* e/ q, u" Y0 W/ ^/ V1. From input port (may be 32 pins of chip)
+ V  G( o3 R7 x  a2. From internal instance  key_scan_jitter

Altera can-t to do short circuit in your module.

lvsy

顶层文件里，key_value的定义错了，不应该是input，是wire型，因为它是key_scan_jitter的输出。