Quartus II 编译出现以下错误，请高手指点！！！

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Clock_Generator.rar (397.36 KB, 下载次数: 12)

2013-12-20 08:18 上传

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5 u+ ?* B2 g  v0 ]
) |( g; y; E# O" T# j; P1 y8 B0 C+ q$ j  r

MR.59

手机看不图，顶一下

LHDDSHL

不可以在两个进程内，对同一信号进行赋值

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LHDDSHL 发表于 2013-12-20 08:35
不可以在两个进程内，对同一信号进行赋值

高手能否帮我把工程改下，我刚入门，实在改不通

646571959

解决了

SavaMcSava

You have module Clock_Generator.v
with port                      input [31:0] key_value
and you set a instance of
key_scan_jitter key_scan_jitter_inst
2 x. I# I8 z, M2 x8 |        (
' j" l- R% Z) l2 B1 ]                .clk(clk),
4 @, E3 \  r! ]( @* p/ s                .rst_n(rst_n),
                .key_data(key_data),
                .key_flag(key_flag),
0 P* g7 B( o* w1 D3 A                .key_value(key_value)
        );
! _+ Q: w5 y2 k  A' @$ UIn module key_scan_jitter.v
; G% [$ e! R' tyou have                          output[31:0] key_value
4 U8 X5 o; @& [, A
So module have to source of key_value:
& J2 W4 f# u. k9 e6 R9 c2 g0 i5 R! f1. From input port (may be 32 pins of chip)
2. From internal instance  key_scan_jitter
* E( u) Q, P/ X, d9 T, w
) x: R. V+ a& ]2 l' V( \  _Altera can-t to do short circuit in your module.
) v3 C/ m' s" o; J& u+ t. w) l

lvsy

顶层文件里，key_value的定义错了，不应该是input，是wire型，因为它是key_scan_jitter的输出。