请教FPGA管脚测速问题？？？

HJS

我代码是这样写的：clk为50M时钟，clk_out为一个管脚。
module test(clk, clk_out);
( \" u# [& l3 @* F/ m6 u& binput clk;
output clk_out;
/*******************************/
reg clk_out;
( [/ x0 s. U; X; U: {+ `reg set;
reg [31:0]cnt;
* y) l# f( a: O# j2 w" s7 ~parameter duty = 32'D100;
! e* i0 s- V, }- R  g# O/*******************************/
always @(posedge clk)
# A7 l+ b( F0 rbegin
- P; |4 H$ w# _0 F. ^9 U  H        if (cnt == duty)
                begin
                        cnt <= 0;
0 n3 y9 f+ u: Y# i                        set <= 1;
                end
        else
  @! @) g* Q7 U) x8 d                begin
                        cnt <= cnt + 1;
& T  U+ H: ]+ O% \4 T/ `. c                        set <= 0;
7 P5 U' w2 I7 H- Q& n1 q                end
/ i; q" L2 ]0 S6 b3 C5 Oend
- B& o8 K! E) O# k4 X4 n/*******************************/
, [& r! @& O; Aalways @(posedge set)
* a% c& o2 {5 }1 Zbegin
. l1 |& R0 h# L; p- R# y& ?- R        clk_out <= ~clk_out;
end
' \" w9 s* a) H' V7 D9 j/*******************************/
endmodule
% G0 R& K) @* r- ~; _
输出方波的频率很低，大概是1M，再大的话波形就会变了。这是正常的吗？还是测试方法有问题？
! Z& P3 X4 y- {8 E8 T板子配置：DE2(核心是：EP2C35F672C6)，其他就没什么了。

zgq800712

在eetop上发过吧。
4 w0 }' A2 J7 T, _6 F
完美方波不可能，我也用示波器测过，几M的还好，在多了就是快正弦波，当然可能和我示波器普源的100M也有关系，可能换成好的示波器，那可能还不错，至少不会看到是正弦波，哈哈。
+ U) ~* U6 c5 V- \
你那个可能也和你FPGA的驱动能力也有点关系，你接个74芯片输出，或者三极管之类的。
* g4 Q+ b0 L1 P( i& R5 e好不行就看看是不是要端接什么的，希望不要坑爹了

HJS

zgq800712 发表于 2013-12-2 23:26
在eetop上发过吧。

0 K% e% D1 x" o. h; Y5 {完美方波不可能，我也用示波器测过，几M的还好，在多了就是快正弦波，当然可能和我示 ...

6 `4 ?1 h; t2 Y3 l: m嗯，发过。确实频率高了就慢慢变成正弦波了，但不可能才1M。
" b5 A* i: T  o* V我也怀疑是示波器的问题，我的示波器是:RIGOL(DS 5102M)，但是用函数信号发生器输进去10M测得稳稳地。
* x5 B+ n1 Z' {板子管脚上没接什么，只加了管子起保护作用，这有影响吗？
9 o' M, V1 ~% k% t' H& a' V

HJS

那你确定这种测试方法是可行的？

zgq800712

HJS 发表于 2013-12-3 00:11
那你确定这种测试方法是可行的？

你这个就是常用的端口嵌位二极管，你在后级加个驱动力强的电路试试看吧，这个FPGAIO电流是8mA吧。