DDR3走线分组

ggbingjie

天翼 发表于 2013-11-21 16:11
0 V# x1 E/ j% g5 H具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

! B& M" t5 ~1 L* G) N1 M我想问下数据组和数据组之间有没有长度控制要求？因为我觉得比如cpu是32位的处理器，应该一次处理32位数据，两个字节的数据，这两个字节的数据应该在时序上也有一定的时序要求的

lzwandny

天翼 发表于 2013-11-21 16:11
( w" L1 M) A( o+ B7 E1 M; K具体DDR3信号走线等长，以16bit DDR3 为例
3 V( A0 S4 y7 F一、时钟信号CLK
$ }9 s: z: K- C4 a  时钟信号CLK 的长度要求如下：

! |0 u9 f' X" I3 M1 \' K阻抗设置有什么要求呢？
. ?' g/ C6 {/ F% B+ L: s

lzwandny

天翼 发表于 2013-11-21 16:11
0 f2 e9 L' [4 K& D; q; L# i+ D: R具体DDR3信号走线等长，以16bit DDR3 为例
3 q( F8 [1 B: N一、时钟信号CLK
; q: B/ @; \! I; ]- |3 B  时钟信号CLK 的长度要求如下：

时钟差分线的NECK模式走线最好不要超过时钟线总长的多少为宜啊？
' m3 _6 c! Z; \$ q2 B, j

killer00

以16bit DDR3 为例,走线分以下几大组：
, ~) U  ~% X6 P9 p' I$ Z# B8 |1、时钟信号CLK。
2、数据选通信号线DQS。9 ~7 Q8 X# R7 ^; g6 `
; O- e, Y& ~4 J' r" Y4 t3、数据信号线DQ[0:31]。
  (1) DQ[7:0]以DQS0 为一组。. l6 J0 F: J. Q5 y$ O0 Z
  (2) DQ[15:8]以DQS1 为一组。
& v6 Q+ [  k5 z/ k5 _; r1 n, h  (3) DQ[23:16]以DQS2 为一组。( Q: T" H0 f3 O( X: {6 u" w7 c/ t
  (4) DQ[31:24]以DQS3 为一组。" g' p. L7 D/ h4 }( t
+ K  L+ p: M  e. u6 r; T  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；; o8 z2 ?) b1 `* \
- w. `& o2 j& F0 d5、地址信号线ADDR[0:14]；8 v; a. U) ?; a8 X* p: `; M
' R3 N$ @! l* T& L" j2 Q) X6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

LX0105

控制和地址线等长，
DQS线和时钟等长。
DQ数据线和同组的DQS线等长。

egomehoho

:):)