DDR3走线分组

ggbingjie

天翼 发表于 2013-11-21 16:11
. i# ]7 l% I# v/ S2 H! ^具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

8 Q/ J2 D6 c. D. v4 z我想问下数据组和数据组之间有没有长度控制要求？因为我觉得比如cpu是32位的处理器，应该一次处理32位数据，两个字节的数据，这两个字节的数据应该在时序上也有一定的时序要求的
" V9 j- T! x: Q  z( s

lzwandny

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
3 }/ ^/ Q  P2 ?一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

3 e& s; m  d/ o  W! f1 Y/ L; ]阻抗设置有什么要求呢？

lzwandny

天翼 发表于 2013-11-21 16:11
/ M" m2 h- o# l- \/ M具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
! V3 n+ \7 W: F/ p. E  时钟信号CLK 的长度要求如下：

时钟差分线的NECK模式走线最好不要超过时钟线总长的多少为宜啊？

killer00

以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
2、数据选通信号线DQS。9 ~7 Q8 X# R7 ^; g6 `
3、数据信号线DQ[0:31]。
7 c% q9 W( q9 g% z) F& V) r  (1) DQ[7:0]以DQS0 为一组。. l6 J0 F: J. Q5 y$ O0 Z
9 b* c$ L0 S4 |# S  (2) DQ[15:8]以DQS1 为一组。
" i! y( |& _" u0 y  m  (3) DQ[23:16]以DQS2 为一组。( Q: T" H0 f3 O( X: {6 u" w7 c/ t
  (4) DQ[31:24]以DQS3 为一组。" g' p. L7 D/ h4 }( t
2 f2 C; W+ ~5 d/ H8 O' j( r: }  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
, P5 D( P* r+ R( c' W4、数据掩码信号线 [0:3]；; o8 z2 ?) b1 `* \
- W) K  `1 ]" o& n5、地址信号线ADDR[0:14]；8 v; a. U) ?; a8 X* p: `; M
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

LX0105

控制和地址线等长，
DQS线和时钟等长。
( `7 g  d; H7 U! \DQ数据线和同组的DQS线等长。

egomehoho

:):)