DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
. e, S( B4 D# ?$ Y, d一、时钟信号CLK
2 g+ H1 i: |8 N/ T  时钟信号CLK 的长度要求如下：
  1、CLK 信号走线长度最长不能超过4inch；
  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
* c) u, @  q4 z7 X3 o- Q     |LCLKxP-LCLKxN| < 5mil；
  3、DDR 走线线宽和线间距不能小于4mil。
) H2 v6 p8 x; i9 k& l2 v二、数据选通信号线DQS
4 I$ g8 G; ]' j. B( x* _  数据选通信号线DQS 的长度要求如下：
  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
- s; B- {. X8 z% _% `# ~     |LDQSxP-LDQSxN| < 5mil；
  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
0 x6 h# m& C% }3 [     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
三、数据信号线DQ[0:31]
. Z; E7 c1 v: T/ s   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
9 P1 D; C: E. V1 U4 Q      LDQ[7:0] = LDQS0 +/- 50mil；
! Y3 u) F" _9 [' E$ D   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
- M" u- E' U0 \9 A& E. g* n      LDQ[15:8] = LDQS1 +/- 50mil；
   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
: I; I/ e6 B. _" N      LDQ[23:16] = LDQS2 +/- 50mil；
- K( v) {( o7 v. r, h& Z6 j! O   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[31:24] = LDQS3 +/- 50mil；
/ R2 b7 O1 V) B# n% N9 U   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
2 @) h, h( q" t8 W! r+ q四、数据掩码信号线 DM
    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
" J3 [2 _( q# ~5 `1 F3 f    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
, m6 T8 @4 V3 n4 O. H! ^五、地址信号线ADDR[0:14]
    地址信号线ADDR[0:14]的长度要求如下：
    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
       LADDR = LCLK +/- 100mil；
    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
       DDR 颗粒端管脚的走线，最长不超过1inch。
1 U) |8 t0 D% E! K* ^六、控制信号线
4 c, T3 i1 ?  @  _9 a" U# s    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
    下：
    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。
) S2 g. `. X0 H. Q+ s, m; F
# r# u1 c* P0 d以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
# N+ e! F$ K; g5 r按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

. t  Y8 ?& ^! j

天翼 发表于 2013-11-19 13:55
以16bit DDR3 为例,走线分以下几大组：
2 \( y2 r! V: K/ j6 v# r1、时钟信号CLK。
2、数据选通信号线DQS。

. f. c1 W! A' C) Y5 g' I+ U
走线时要求同组等长，是只分分数据组和地址组么？
控制信号线和地址信号线要等长吧？

天翼

8 e5 D$ A, {2 C: J7 r! t+ M以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
2、数据选通信号线DQS。
3 U8 K1 u' ~/ X1 l$ ~5 R3、数据信号线DQ[0:31]。
  (1) DQ[7:0]以DQS0 为一组。
  (2) DQ[15:8]以DQS1 为一组。
% p* C. ~7 h3 Z- z  c1 r! N- L  (3) DQ[23:16]以DQS2 为一组。
! D) ~4 q" N8 i0 m  (4) DQ[31:24]以DQS3 为一组。
- e( S* N* ^- ~9 @3 r& N  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；
5、地址信号线ADDR[0:14]；
0 {. P) t% v+ S7 U/ y& a" B6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
) K5 g! w0 z  z5 E5 q2 W3 P一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

嗯，受教了，谢谢如此详细的解答
" s/ f; D- ]: R& ?3 N
  q+ Z. c+ k' f看了jimmy版主的视频，具体走线时分组似乎有点小不同：
2 h6 t" q7 Y9 u/ ?
1 A8 s; A% X9 ]- i5 M2 |& Kpcb上具体走线时：  以16bit DDR3 为例

数据组分四组：
每组包括：DQ(8),DQS(2),DM(1)
地址线一组：
每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N
2 r  J/ D/ M5 k3 k" ^- I/ `* E: f7 S
# {/ Q. N3 ?6 t  B. u& o不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？

9 \2 z5 p; i$ L' f1 y6 [; z4 J按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间
6 ~9 _) m( C$ m7 V! l
7 S$ `4 t3 u! w; J; x4 z3 I! f刚学这个，很多还知识耳闻目染，谢谢哦

{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
% ~' S$ Z( w- A5 u. t+ l; \8 I地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

  L; g, Z; B# H- Z6 f嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢

8 [# \+ A: R  T  \' R难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
8 b1 T8 v$ h, U4 }. C我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

/ f" i, A8 i" P* c同感

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
, C: ~* ~( K9 a. f& V" ?具体DDR3信号走线等长，以16bit DDR3 为例
0 N; |0 |) q1 g: a9 l2 Q4 j1 d) M一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

受教了，谢谢！