大家帮我看看这个VHDL100进制计数器设计的有没有问题

656141806 · 发表于 2013-11-15 20:09

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仿真的时候就是不对。。。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity cnt100 is
port(clk:in std_logic;
q

ut std_logic_vector(7 downto 0);
c

ut std_logic);
end cnt100;
architecture one of cnt100 is
signal qa:std_logic_vector(3 downto 0);
signal qb:std_logic_vector(3 downto 0);
signal cin:std_logic;
begin
q(3 downto 0)<=qa;
q(7 downto 4)<=qb;
process(clk)
begin
   if clk'event and clk='1' then
   if qa=9 then qa<="0000";cin<='1';
else qa<=qa+1;cin<='0';
end if;
end if;
end process;
process(clk,cin)
begin
      if clk'event and clk='1' then
      if (qb=9 and qa=9) then qb<="0000";c<='1';
   else c<='0';
   end if;
   if cin='1' then qb<=qb+1;
   end if;
end if;
end process;
end one;

yingquan · 发表于 2013-12-19 10:48

出在第二个process里面。。qb=9 and qa=9时已经进位了且qb<="0000"。。cin没有清零

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