cadence concept hdl使用问题

keenboyee

各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
  l; K) Y2 T$ {! I+ y, Q# T6 o1 |* ODescription : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
Object dump:
{
/ @9 Q2 k3 i3 Z  o; J( e    page:  14
; f, R2 p2 z& o: e    instance:  
* W6 ?9 t7 ]8 w+ ^  \8 I+ ]/ z    cell name:
    pin name:  
}
{
    page:  14
    instance:  I17
    cell name: LTM4600HVIV
  b1 {: D3 T/ f) W) P& k    pin name:  VIN<14..0>
}
其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的 方法解决他？？
:handshake

wolfwang

Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？