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本帖最后由 arkon 于 2013-9-17 20:33 编辑 , T1 A; t' A8 @! \2 r
+ x( a) d a0 t7 ~# J自己参考别人的设计做了个四层板，简单布局后，对S3C2416连接DDR2的部分尝试了布线，现在有几个问题请教大家，望高手指点。
: @+ l+ D: R7 s* X1.关于阻抗匹配的问题。在设计时没有加端接电阻，个人感觉只要能够控制好传输线的阻抗与源端匹配，是不是就可以解决阻抗匹配的问题？而这个阻抗控制可以通过板的层叠结构来实现，这个在加工PCB的时候是不是可以自己制定阻抗要求？, S: |% \' B5 g, \
2.本人能力实在有限，本来只想在顶层和底层走线，保证阻抗连续，但是后来发现实在没有办法，就把地址线和一部分数据线在电源层走线了，这样导致电源层不完整了，是否会影响阻抗连续？
" z4 f4 J c# b2 h: Q+ V3.关于等长的问题。数据线应该是分组等长的，因为只是尝试布线，仅仅布通了，考虑到后面可能走蛇形线。布线中有一部分数据线换层了，过孔对等长有什么影响？
$ K# ~0 Q( `8 ]/ f8 V2 r8 _" I' H4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远，走差分真感觉有点纠结，而且没办法也换层了，这个有没有什么影响？
) `+ y1 W; t' M6 g本人没什么经验，很多东西感觉距离理想化实在有差距，不知道会不会有问题。但是空间和层数有限啊，BGA扇出把线序理清了真是够麻烦的。对Hyperlynx仿真也是一知半解，找个DDR2的IBIS也找不到。前期仿真的话好像也就是看看阻抗能不能匹配，至于时序好像只能控制等长了，也没什么仿真办法吧。& N* z7 f/ q& N# O8 g# O
把PCB上传了，请高手指点。
8 Z5 D7 l: `0 e% ^/ L使用的格式是pads 9.3) P; K1 u1 }9 i" K) u
8 A( k3 x* P% T1 {2 x* W8 v& L+ t
* z7 e. P5 M! x/ y* k担心有些朋友的软件版本低，再传个2007的。. F3 u: U5 Z/ z" u) O2 ~4 F
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发表于 2013-9-17 20:24
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