6.5G的高速串行传输线在布线时要注意哪些问题？

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6.5G的高速串行传输线在布线时要注意哪些问题？
; h2 C5 A, K8 `! ?5 ]& S) n1 I& a1、现在公司有一个项目用到Altera的FPGA，使用的收发器传输速率达到了6.5G，对于 这种传输线，时序和信号完整性哪个更重要？同一对差分线的线差应该控制在多少mil之间合适？
$ P; f# \" J2 ~% k7 L- T2、其官方的Layout指南中说明在整个传输线不能保证紧耦合的情况下，在整个传输线上使用松的耦合，以避免在信号由紧耦合的部分进入松耦合的部分时产生阻抗不连续的问题，这个紧耦合与松耦合怎么定义？
3、Via stub对于大于6G速率的信号时，影响有多大？使用Via多大才不至于在via的位置造成阻抗不连续？

James‘

1、时序和信号完整性都很重要 。差分线对内长度差可以控制在5mil。
+ z# ~, ~  ]5 D$ T2、差分线的阻抗除了与叠层设置有关外，还与差分的两根信号有关。指南中要求避免不耦合处阻抗突变太大，造成反射。可以计算一下阻抗不耦合处得阻抗。
3、via必然会造成阻抗不连续；关键是这种阻抗不连续，是否会影响信号的正常发送接收。
建议版主仿真一下吧。

656504257

James‘ 发表于 2013-9-11 13:14
1、时序和信号完整性都很重要 。差分线对内长度差可以控制在5mil。
6 e+ k+ B/ X- {# v3 R# L) Y( e$ X+ W2、差分线的阻抗除了与叠层设置有关外 ...

谢谢你的回复，还有一些问题想请教一下：
1、用hyperlynx好像只能对SI进行仿真，因为对PADS才半年，之前有尝试用hyperlynx进行后仿真，但是由PCB转出的文件导入hyperlynx一直提示出错，请问有没有相关的仿真资料。
2 S0 G/ P( A, Q5 E% k) j+ d/ R2、对于PI，hyperlynx怎么仿真？

James‘

656504257 发表于 2013-9-11 15:20
谢谢你的回复，还有一些问题想请教一下：
( B8 o% \' ~3 J* ?4 T6 Q4 X1、用hyperlynx好像只能对SI进行仿真，因为对PADS才半年，之前 ...

) ~9 n# W3 Q* H5 K8 T/ g我就一个画板的，仿真我一点都不懂。不好意思，帮不上你。

jimmy

3,过孔影响很大。超过6g后，过孔带来的容抗和损耗不可忽略。